CN111816627B - 一种存储封装芯片及其引脚复用方法 - Google Patents

Abstract

本申请公开了一种存储封装芯片及其引脚复用方法。所述存储封装芯片包括能够接收相同的外部输入信号的至少一存储芯片和一扩展芯片；通过在扩展芯片中增设具有用于设置扩展芯片引脚组的复用及功能切换的状态位的状态寄存器，可以实现扩展芯片内部相应状态位的配置，进而使得扩展芯片支持QPI模式，并可与存储芯片同步。

Description

一种存储封装芯片及其引脚复用方法

技术领域

本申请涉及半导体技术领域，尤其涉及一种存储封装芯片及其引脚复用方法。

背景技术

存储器（Memory）是计算机系统中的记忆设备，用来存放程序和数据。计算机中全部信息，包括输入的原始数据、计算机程序、中间运行结果和最终运行结果都保存在存储器中。近年来，在半导体存储器迅速发展的过程中，闪存（Flash）由于具有高密度、低功耗和低价格的优点，已经成为了计算机、移动通信终端中普遍采用的存储器。

具有应答保护单调计数器（Replay Protection Monotonic Counter，简称RPMC）的增强型闪存芯片，通常把Flash芯片和RPMC芯片集成在一颗裸芯片上。Flash芯片用来存储中央处理单元（Central Processing Unit，简称CPU）的基本输入输出系统（BasicInput-Output System，简称BIOS）的代码和数据；RPMC芯片用来保证读写数据的机密性和完整性。RPMC芯片与其集成的Flash 芯片一起构成了个人计算机（Personal Computer，简称PC）系统中BIOS的硬件平台。

由于工业应用的限制，封装后芯片的引脚数量常常十分有限。因此，封装后的Flash芯片和RPMC芯片需要有大量的共用引脚。这种大量引脚的共用，限制了数据输入/输出的速率及芯片功能的多样化。且Flash芯片支持单位的串行外设接口（SerialPeripheral Interface，简称SPI）模式和多位的四元外设接口（Quad PeripheralInterface，简称QPI）模式，但是RPMC芯片只支持SPI模式。现有技术中，当Flash芯片与RPMC芯片叠封在一起时，由于Flash芯片与RPMC芯片不能保持完全一样的状态，也即两个芯片不能有效同步；因此，封装后芯片只支持SPI模式，限制了Flash芯片的功能。如果强行启用Flash芯片的QPI功能，此时RPMC芯片依然处于SPI模式状态下，由于Flash芯片和RPMC芯片大量地共用引脚，两颗芯片接收到的信号一致而工作模式不同，容易导致控制逻辑的混乱。

发明内容

本申请的目的在于，针对现有技术存在的问题，提供一种存储封装芯片及其引脚复用方法，可以使数据输入/输出的速率更加高效，并可以扩大扩展芯片的功能，使其可以支持SPI模式和QPI模式。

为实现上述目的，本申请一实施例提供了一种存储封装芯片，包括一封装体；所述封装体上设置有一第一外部共享引脚；所述封装体内部包括能够接收相同的外部输入信号的至少一存储芯片和一扩展芯片；所述存储芯片和所述扩展芯片各包括芯片引脚组，所述存储芯片和所述扩展芯片各包括至少一状态寄存器，所述存储芯片的状态寄存器和扩展芯片的状态寄存器具有用于设置相应的芯片引脚组的复用及功能切换的状态位；所述存储芯片和所述扩展芯片进一步用于通过所述第一外部共享引脚接收状态位设置信号，以进行各自状态寄存器的设置，使得所述存储芯片的芯片引脚组和所述扩展芯片的芯片引脚组支持复用及功能切换。

为实现上述目的，本申请另一实施例还提供了一种存储封装芯片的引脚复用方法，所述存储封装芯片包括一封装体，所述封装体上设置有一第一外部共享引脚，所述封装体内部包括至少一存储芯片和一扩展芯片，所述存储芯片和所述扩展芯片各包括芯片引脚组，所述存储芯片和所述扩展芯片各包括至少一状态寄存器，所述存储芯片的状态寄存器和扩展芯片的状态寄存器具有用于设置相应芯片引脚组的复用及功能切换的状态位；所述方法包括以下步骤：所述存储芯片和所述扩展芯片分别接收相同的外部输入信号；所述存储芯片和所述扩展芯片通过所述第一外部共享引脚接收状态位设置信号，以进行各自状态寄存器的设置，使得所述存储芯片的芯片引脚组和所述扩展芯片的芯片引脚组支持复用及功能切换。

本申请的优点在于：通过在扩展芯片中增设具有用于设置扩展芯片引脚组的复用及功能切换的状态位的状态寄存器，可以实现扩展芯片内部相应状态位的配置，进而使得扩展芯片支持QPI模式，并可与存储芯片同步。基于本申请提出的架构，为扩展芯片设置了多种功能，丰富了封装后芯片的功能，且可以使信号输入/输出的速率更加高效。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为根据本申请第一实施例提供的存储封装芯片的主视图；

图2为图1所示存储封装芯片内部的逻辑连接架构图；

图3为根据本申请第二实施例提供的存储封装芯片内部的逻辑连接架构图；

图4A-图4C为相应状态寄存器的示例；

图5为状态寄存器写入时部分引脚的信号波形图；

图6为RPMC芯片在四线输入/输出模式下部分引脚的信号波形图；

图7为根据本申请第三实施例提供的存储封装芯片的引脚复用方法的流程图。

具体实施方式

下面详细描述本申请的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参阅附图描述的实施方式是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”“相连”“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。应当理解，当称元件“耦接于”另一元件时，存在中间元件。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

下文的公开提供了不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

请一并参阅图1-图2，其中，图1为根据本申请第一实施例提供的存储封装芯片的主视图，图2为图1所示存储封装芯片内部的逻辑连接架构图。

如图1所示，在本实施例中，所述存储封装芯片10采用8针封装（引脚1~8），包括封装体100。所述封装体100上设置有一第一外部共享引脚；所述封装体100内部包括能够接收相同的外部输入信号的一存储芯片11和一扩展芯片12（示于图2中）。需要说明的是，所述封装体100内部也可以包括多个存储芯片11，以实现对存储芯片容量的进一步扩展。

所述存储芯片11包括存储芯片引脚组，所述扩展芯片12包括扩展芯片引脚组（示于图2中）。所述存储芯片11包括一状态寄存器112（示于图2中）；所述存储芯片11的状态寄存器112具有用于设置所述存储芯片引脚组的复用及功能切换的状态位。所述扩展芯片12包括一状态寄存器122；所述扩展芯片12的状态寄存器122具有用于设置所述扩展芯片引脚组的复用及功能切换的状态位。所述存储芯片11和所述扩展芯片12进一步用于通过所述第一外部共享引脚接收状态位设置信号，以进行各自状态寄存器的设置，使得所述存储芯片11的芯片引脚组和所述扩展芯片12的芯片引脚组支持复用及功能切换。具体地，根据所述状态位设置信号，进行所述状态寄存器112、122的相应状态位的设置，实现所述存储芯片11和所述扩展芯片12的状态寄存器的配置，从而使得所述存储芯片引脚组支持复用及功能切换，以及使得所述扩展芯片引脚组支持复用及功能切换；进而实现所述存储芯片11与所述扩展芯片12的同步。

需要说明的是，所述存储芯片11的存储芯片引脚组和所述扩展芯片12的扩展芯片引脚组的复用及功能切换的实现，既可以根据各自状态寄存器的相应状态位的设置直接实现，也可以根据各自状态寄存器的相应状态位的设置和相应的指令输入实现。可以根据实际操作的需要，将所有引脚设置为根据状态寄存器相应状态位的设置直接进行芯片引脚组的复用及功能切换，或者将所有引脚设置为根据各自状态寄存器的相应状态位的设置和相应的指令输入进行芯片引脚组的复用及功能切换；也可以将部分引脚设置为根据状态寄存器相应状态位的设置直接进行芯片引脚组的复用及功能切换，将另一部分引脚设置为根据各自状态寄存器的相应状态位的设置和相应的指令输入进行芯片引脚组的各复用及功能切换。

进一步的实施例中，所述第一外部共享引脚为输入引脚DI，且所述状态位设置信号是通过所述输入引脚DI输入。相应的，所述存储芯片引脚组和所述扩展芯片引脚组具有连接到所述输入引脚DI的内部共享引脚对，用于接收外部输入信号。从而，所述存储芯片11和所述扩展芯片12可以均通过所述输入引脚DI接收相同的外部输入信号。所述外部输入信号可以为指令信号、地址信号或数据等。

进一步的实施例中，所述封装体100上的所有外部引脚均为外部共享引脚；所述存储芯片引脚组和所述扩展芯片引脚组具有与相应外部共享引脚对应的内部共享引脚对。其中，每一对所述内部共享引脚对均连接到相应的同一外部共享引脚上。即，可以将所述存储芯片引脚组和所述扩展芯片引脚组中功能相同的引脚作为内部共享引脚对，连接到同一外部共享引脚上；所述存储芯片11和所述扩展芯片12均可以接收到外部发送的信号，从而所述存储芯片11和所述扩展芯片12可以作出相应的响应。

进一步的实施例中，所述封装体100上还设置有一第二外部共享引脚、一第三外部共享引脚以及一第四外部共享引脚；所述存储芯片引脚组和所述扩展芯片引脚组具有与相应外部共享引脚对应的内部共享引脚对，每一对所述内部共享引脚对均连接到相应的同一外部共享引脚上。所述存储芯片引脚组和所述扩展芯片引脚组，均支持SPI模式以及支持QPI模式。

进一步的实施例中，在SPI模式下，所述第一外部共享引脚配置为具有信号输入功能，所述第二外部共享引脚配置为具有信号输出功能，所述第三外部共享引脚配置为具有写保护功能，所述第四外部共享引脚配置为具有屏蔽外部指令功能/重置功能。在QPI模式下，所述第一外部共享引脚、所述第二外部共享引脚、所述第三外部共享引脚以及所述第四外部共享引脚均配置为具有输入/输出功能。

具体地，在本实施例中，所述外部共享引脚包括：片选引脚/CS、输出引脚DO、写保护引脚/WP、接地引脚GND、输入引脚DI、时钟引脚CLK、屏蔽外部指令引脚/HOLD或重置引脚/RST，以及电源引脚VCC。使用输入引脚DI写入指令、地址或数据，使用输出引脚DO读取数据或状态。所述存储封装芯片10可以采用四通道IO（IO0~IO3）：在SPI模式下，IO0用作输入引脚DI、IO1用作输出引脚DO、IO2用作写保护引脚/WP、IO3用作屏蔽外部指令引脚/HOLD或重置引脚/RST；在QPI模式下，IO0~IO3均用作输入/输出引脚（即，输入引脚DI作为IO0，输出引脚DO作为IO1，写保护引脚/WP作为IO2，屏蔽外部指令引脚/HOLD或重置引脚/RST作为IO3）。所述存储封装芯片10的引脚设置可以兼容现有的存储芯片的引脚封装工艺，降低了封装工艺难度，提高了封装后的存储封装芯片的适用范围。同时，保持了两颗芯片工作状态的一致，不至于导致控制逻辑和数据传输的混乱。并且，随着控制命令的日趋复杂，扩展芯片的QPI功能也更有利于命令的迅速传递，以便扩展芯片更快地作出反应。

如图2所示，所述存储芯片11包括存储芯片引脚组（图中示意出：片选引脚/CS、输出引脚DO、写保护引脚/WP、输入引脚DI、时钟引脚CLK、屏蔽外部指令引脚/HOLD或重置引脚/RST）；所述扩展芯片12包括扩展芯片引脚组（图中示意出：片选引脚/CS、输出引脚DO、写保护引脚/WP、输入引脚DI、时钟引脚CLK、屏蔽外部指令引脚/HOLD或重置引脚/RST）。所述存储芯片引脚组和所述扩展芯片引脚组中功能相同的引脚作为内部共享引脚对，连接到同一外部共享引脚上。连接到同一外部共享引脚上的连接方式，可以为所述存储芯片引脚组和所述扩展芯片引脚组中功能相同的引脚分别直接连接到同一外部共享引脚上，也可以为所述存储芯片引脚组和所述扩展芯片引脚组中至少部分功能相同的引脚先内部互连，再连接到同一外部共享引脚上。所述存储芯片11和所述扩展芯片12均可以接收到外部发送的信号，从而所述存储芯片11和所述扩展芯片12可以作出相应的响应。对于无需写保护功能和/或屏蔽外部指令功能的部分扩展芯片，其对应的引脚依然连接至相应的外部共享引脚上，但其内部配置成无需写保护功能和/或屏蔽外部指令功能；从而使得所述扩展芯片12，在SPI模式下可以无需写保护功能和/或屏蔽外部指令功能；在QPI模式下支持四线输入/输出功能。图示中两芯片之间的间距及并排排列方式仅用于方便示意说明，并不限定两芯片之间的实际间距以及两芯片在所述封装体100内部的具体排列方式，两芯片也可以采用垂直叠加的排列方式。

所述存储芯片11包括一状态寄存器112；所述存储芯片11的状态寄存器112具有用于设置所述存储芯片引脚组的复用及功能切换的状态位。所述扩展芯片12包括一状态寄存器122；所述扩展芯片12的状态寄存器122具有用于设置所述扩展芯片引脚组的复用及功能切换的状态位。所述存储芯片11和所述扩展芯片12通过所述第一外部共享引脚接收状态位设置信号，以进行各自状态寄存器的设置。其中，所述状态位设置信号为携带有相应状态值的外部写状态寄存器指令；所述存储芯片11和所述扩展芯片12通过所述第一外部共享引脚接收所述外部写状态寄存器指令，进而将相应状态值写入各自状态寄存器的相应状态位。

进一步的实施例中，所述状态位包括一四元启用位（QE）。所述四元启用位，用于通过写入相应的值，进而使得相应的芯片引脚组支持复用及功能切换。所述存储芯片11和所述扩展芯片12通过所述输入引脚DI接收QE设置信号，以进行QE的设置，从而实现所述存储芯片11内部QE的配置，以及实现所述扩展芯片12内部QE的配置。进一步地，所述存储芯片11和所述扩展芯片12的状态寄存器同步被配置。其中，由于总线共享，在接收到针对QE的读操作指令时，仅所述存储芯片11的QE的值被读出。

进一步的实施例中，所述存储芯片11包括一控制器110，所述扩展芯片12包括一控制器120；所述控制器110、120分别独立解码输入信号。所述控制器110、120用于在所述四元启用位为有效状态时，通过所述第一外部共享引脚接收一工作模式使能指令并处理，进而实现相应的芯片引脚组的复用及功能切换。具体地，所述存储芯片11的控制器110用于在所述四元启用位为有效状态时，通过所述第一外部共享引脚接收一工作模式使能指令并处理，进而实现所述存储芯片引脚组的复用及功能切换。所述扩展芯片12的控制器120用于在所述四元启用位为有效状态时，通过所述第一外部共享引脚接收一工作模式使能指令并处理，进而实现所述扩展芯片引脚组的复用及功能切换。需要说明的是，所述存储芯片11和所述扩展芯片12也可以直接根据所述四元启用位的状态，决定自身是否实现芯片引脚组的复用及功能切换。

进一步的实施例中，所述四元启用位，用于通过写入相应的值，进而被配置为有效状态或无效状态。例如，在QE=1的情况下，所述四元启用位被配置为有效状态，使得相应芯片支持芯片引脚组的复用及功能切换。在QE=0的情况下，所述四元启用位被配置为无效状态，相应芯片不支持芯片引脚组的复用及功能切换。

进一步的实施例中，所述存储芯片11的控制器110进一步在所述四元启用位为有效状态时，根据接收的QPI模式使能指令，控制所述存储芯片11切换至QPI模式；所述扩展芯片12的控制器120进一步在所述四元启用位为有效状态时，根据接收的QPI模式使能指令，控制所述扩展芯片12切换至QPI模式。需要说明的是，所述存储芯片11和所述扩展芯片12也可以直接根据所述四元启用位的状态，决定自身处于QPI模式或SPI模式。由于所述存储芯片11的QE位和所述扩展芯片12的QE位均可以被配置，两个芯片可以保持完全一样的状态，实现有效同步；因此，封装后芯片可以支持SPI模式以及QPI模式，丰富了封装后芯片的功能。

具体地，在QE=1的情况下，若接收到用户下达的QPI模式使能指令ENQPI，则所述控制器110、120对该ENQPI指令分别进行解析，进而控制所述存储芯片11和所述扩展芯片12均切换至QPI模式。所述存储封装芯片10进入四线输入/输出模式，IO0~IO3均用作输入/输出引脚（输入引脚DI作为IO0，输出引脚DO作为IO1，写保护引脚/WP作为IO2，屏蔽外部指令引脚/HOLD或重置引脚/RST作为IO3）。若接收到用户下达的QPI模式禁用指令DISQPI，则所述控制器110、120对该DISQPI指令分别进行解析，进而控制所述存储芯片11和所述扩展芯片12均退出QPI模式（转换为SPI模式），各引脚恢复原始功能（IO0用作输入引脚DI、IO1用作输出引脚DO、IO2用作写保护引脚/WP、IO3用作屏蔽外部指令引脚/HOLD或重置引脚/RST）。在QE=0的情况下，所述存储封装芯片10保持SPI模式，IO0用作输入引脚DI、IO1用作输出引脚DO、IO2用作写保护引脚/WP、IO3用作屏蔽外部指令引脚/HOLD或重置引脚/RST。

进一步的实施例中，所述状态位包括四元启用位QE、输出驱动强度位DRV、屏蔽外部指令/重置位HOLD/RST、忙碌位WIP的至少其中之一。QE、DRV、HOLD/RST、WIP可以由不同的状态寄存器实现。更改QE、DRV、HOLD/RST、WIP的值的状态位设置信号，也是通过输入引脚DI输入的。通过输入引脚DI单个引脚的数据输入，即可改变多个脚位的工作状态，通过简单的操作即可实现芯片不同功能/工作状态的切换。

具体地，QE用于通过写入相应的值，进而使得相应的芯片引脚组支持复用及功能切换；具体工作原理已详述于前，此处不再赘述。

具体地，DRV用于通过写入相应的值，实现输出引脚的负载能力调节。在SPI模式下，利用输入引脚DI（IO0）在相应状态寄存器中的DRV输入不同的值，调节单线输出引脚DO的输出能力，以应对外部负载的变化。在QPI模式下，利用输入引脚DI（IO0）在相应状态寄存器中的DRV输入不同的值，调节四线输入/输出引脚IO0~IO3的输出能力，以应对外部负载的变化。即，当QE=1，且用户下达了ENQPI指令后，调节四线（IO0~IO3）的输出能力；其它情况调节单线（DO）的输出能力。

具体地，HOLD/RST用于在SPI模式下通过写入相应的值，进而将一外部共享引脚（本实施例为IO3）配置为具有屏蔽外部指令功能，或配置为具有重置功能。即，HOLD/RST用于当该引脚为低电平的时候，使能屏蔽外部指令功能或者使能重置功能。例如，当HOLD/RST=1，将IO3配置为具有屏蔽外部指令功能的屏蔽外部指令引脚/HOLD；当HOLD/RST=0，将IO3配置为具有重置功能的重置引脚/RST。其中，屏蔽外部指令引脚/HOLD适用于当多个芯片共享相同的SPI信号的情况；在SPI模式下，当IO3作为屏蔽外部指令引脚/HOLD时，在该引脚为低电平时，可以使得当前时钟的输入或者输出无效，即在芯片被选中时，可以使芯片暂停接收外部指令。当屏蔽外部指令引脚/HOLD为低，片选引脚/CS为低时，输出引脚DO将处于高阻抗，并且输入引脚DI和时钟引脚CLK上的信号将被忽略；当屏蔽外部指令引脚/HOLD为高时，芯片操作可以恢复。在SPI模式下，当IO3作为重置引脚/RST时，在该引脚接收到复位信号时，将芯片的相应寄存器复位或初始化，进而可以重新执行相应程序。当QE=1时，屏蔽外部指令功能以及重置功能不可用，因为此时该引脚作为IO3。

具体地，WIP用于通过写入相应的值，进而配置相应的芯片的可执行指令。在WIP=1期间，除读取状态寄存器和擦除暂停指令外，将忽略其它指令；当操作完成后，WIP将被清为0，表示芯片准备好接收下一步指令。可以利用输入引脚DI（IO0）在相应状态寄存器中的WIP输入不同的值，以使相应的芯片执行读取状态寄存器和擦除暂停指令操作，或准备好接收下一步指令。

进一步的实施例中，所述存储芯片11和所述扩展芯片12各包括一第一状态寄存器、一第二状态寄存器以及一第三状态寄存器；所述第一状态寄存器具有一所述忙碌位WIP，所述第二状态寄存器具有一所述四元启用位QE，所述第三状态寄存器具有至少一所述输出驱动强度位DRV（例如包括DRV1、DRV0）以及一所述屏蔽外部指令/重置位HOLD/RST；各状态位的功能与设置方式已详述于前，此处不再赘述。

本申请通过在扩展芯片中增设具有用于设置扩展芯片引脚组的复用及功能切换的状态位的状态寄存器，可以实现扩展芯片内部相应状态位的配置，进而使得扩展芯片支持QPI模式，并可与存储芯片同步。同时，基于该架构，为芯片组设置了多种功能，丰富了存储封装芯片的功能，且可以使信号输入/输出的速率更加高效。

请一并参阅图3，图4A-图4C，图5-图6；其中，图3为根据本申请第二实施例提供的存储封装芯片内部的逻辑连接架构图，图4A-图4C为相应状态寄存器的示例，图5为状态寄存器写入时部分引脚的信号波形图，图6为RPMC芯片在四线输入/输出模式下部分引脚的信号波形图。

如图3所示，在本实施例中，所述存储封装芯片30的封装体内部包括一颗Flash芯片31和一颗RPMC芯片32。图示中两芯片之间的间距及并排排列方式仅用于方便示意说明，并不限定两芯片之间的实际间距以及两芯片在封装体内部的具体排列方式，两芯片也可以采用垂直叠加的排列方式。

具体地，所述Flash芯片31包括：闪存芯片引脚组、一控制器310、一第一状态寄存器311、一第二状态寄存器312以及一第三状态寄存器313。

所述闪存芯片引脚组包括：片选引脚/CS、输出引脚DO、写保护引脚/WP、输入引脚DI、时钟引脚CLK、屏蔽外部指令引脚/HOLD或重置引脚/RST；需要说明的是，所述闪存芯片引脚组还包括：接地引脚GND和电源引脚VCC，为了清楚示意本申请的发明点，图示仅绘出部分引脚。所述闪存芯片引脚组的各引脚连接至相应的外部共享引脚。

所述Flash芯片31的第一状态寄存器311包括位S0~S7，分别为WIP、WEL、BP0、BP1、BP2、TB、SRP。其中，BP0~3（Block Protect，块保护）用于保护指定的块（block）不被改写；SRP（Status Register Protect，状态寄存器保护）用于对状态寄存器进行保护，使状态寄存器只读或为一次性可编程（OTP）；WEL（Write Enable Latch，写入使能锁存器）为状态寄存器中的一个只读位，在执行写入使能指令后，被置为1，当写入被禁用时，WEL位被清为0；WIP（Erase/Write in Progress，忙碌）为状态寄存器中的一个只读位，在WIP=1期间，除读取状态寄存器和擦除暂停指令外，将忽略其它指令，WIP=0，表示芯片准备好接收下一步指令。所述Flash芯片31的第一状态寄存器311的结构示例如图4A所示。

所述Flash芯片31的第二状态寄存器312包括位S8~S15，分别为SRP1、QE、（R）、LB1、LB2、LB3、CMP、SUS。其中，SUS（Suspend Status，擦除/程序暂停状态）为状态寄存器中的一个只读位，用于使芯片进入暂停状态；LB1~3（Security Register Lock Bits，安全寄存器锁位）用于保护对应的安全寄存器，使其变成一次性可编程（OTP）；QE（Quad Enable，四元启用）用于使能四线输入/输出模式，QE=1，且用户下达了ENQPI的命令后，进入四线输入/输出模式（QPI），其它时候为单线输入/输出模式（SPI）。所述Flash芯片31的第二状态寄存器312的结构示例如图4B所示。

所述Flash芯片31的第三状态寄存器313包括位S16~S23，分别为ADS、ADP、WPS、（R）、（R）、DRV0、DRV1、HOLD/RST。其中，HOLD/RST用于在SPI模式下通过写入相应的值，进而将引脚IO3配置为具有屏蔽外部指令功能，或配置为具有重置功能；DRV（DRV1、DRV0）用于通过写入相应的值，确定读取操作的输出驱动程序强度，实现输出引脚的负载能力调节。所述Flash芯片31的第三状态寄存器313的结构示例如图4C所示。

所述Flash芯片31的控制器310接收外部输入信号并解析，以控制所述Flash芯片31执行相应的操作。具体地，所述Flash芯片31的控制器310为SPI指令及控制逻辑处理控制器。用户通过下达写状态寄存器命令并配置相应的值；所述Flash芯片31的控制器310接收并解析，将相应的值写到对应状态寄存器的相应状态位。在接收到针对QE的读操作指令时，所述Flash芯片31的控制器310控制所述Flash芯片31的QE的值被读出。

具体地，所述RPMC芯片32包括：扩展芯片引脚组、一控制器320、一第一状态寄存器321、一第二状态寄存器322以及一第三状态寄存器323。所述RPMC芯片32的各状态寄存器的设置方式，与所述Flash芯片31的各状态寄存器的设置方式完全相同，从而可以根据相同的状态位设置信号进行相应状态位的设置，实现所述RPMC芯片32与所述Flash芯片31的同步。

所述扩展芯片引脚组包括：片选引脚/CS、输出引脚DO、写保护引脚/WP、输入引脚DI、时钟引脚CLK、屏蔽外部指令引脚/HOLD或重置引脚/RST；需要说明的是，所述扩展芯片引脚组还包括：接地引脚GND和电源引脚VCC，为了清楚示意本申请的发明点，图示仅绘出部分引脚。所述扩展芯片引脚组的各引脚连接至相应的外部共享引脚。

所述RPMC芯片32的第一状态寄存器321中具有状态位WIP。WIP为状态寄存器中的一个只读位，在WIP=1期间，除读取状态寄存器和擦除暂停指令外，将忽略其它指令；WIP=0，表示芯片准备好接收下一步指令。该状态寄存器的结构示例可以参考图4A所示。

所述RPMC芯片32的第二状态寄存器322中具有状态位QE。QE用于使能四线输入/输出模式，QE=1，且用户下达了ENQPI的命令后，进入四线输入/输出模式（QPI），其它时候为单线输入/输出模式（SPI）。该状态寄存器的结构示例可以参考图4B所示。

所述RPMC芯片32的第三状态寄存器323中具有状态位HOLD/RST，DRV（DRV1、DRV0）。其中，HOLD/RST用于在SPI模式下通过写入相应的值，进而将引脚IO3配置为具有屏蔽外部指令功能，或配置为具有重置功能；DRV（DRV1、DRV0）用于通过写入相应的值，实现输出引脚的负载能力调节。该状态寄存器的结构示例可以参考图4C所示。

上述第一~第三状态寄存器311~313、321~323，以及其所包括的状态位仅为一示范实施例。在其它实施例中，状态寄存器的数量以及每一状态寄存器中的状态位数量与顺序可依实际应用来设定或配置，但需保证所述RPMC芯片32的相应状态寄存器与所述Flash芯片31的相应状态寄存器结构相同。

所述RPMC芯片32的控制器320接收外部输入信号并解析，以控制所述RPMC芯片32执行相应的操作。具体地，所述RPMC芯片32的控制器320为逻辑处理控制器。用户通过下达写状态寄存器命令并配置相应的值；所述RPMC芯片32的控制器320接收并解析，将相应的值写到对应状态寄存器的相应状态位，进而实现所述扩展芯片引脚组的复用及功能切换。即，当写状态寄存器的时候，所述RPMC芯片32和所述Flash芯片31的状态寄存器都会被改写，以此实现所述RPMC芯片32内部的状态位配置，特别是QE的配置，以及实现所述Flash芯片31内部的状态位配置。所述RPMC芯片32的扩展芯片引脚组实现复用及功能切换，使得所述RPMC芯片32可以支持QPI模式；所述Flash芯片31的闪存芯片引脚组实现复用及功能切换，使得所述Flash芯片31可以支持QPI模式；进而实现所述RPMC芯片32和所述Flash芯片31的同步。

可以通过外部写状态寄存器（write status register，简称Wrsr）更改状态寄存器，写状态寄存器在所述Flash芯片31和所述RPMC芯片32不忙碌时可以改变对应的值。可以通过3个写状态寄存器分别更改对应的状态寄存器。写状态寄存器进行相应的状态寄存器写入时，部分引脚的信号波形图如图5所示。其中，对于模式0，CLK信号通常在/CS信号下降沿时为低电平；对于模式3，CLK信号通常在/CS信号下降沿时为高电平。MSB（MostSignificant Bit，最高有效位），通常位于二进制数的最左侧；若MSB=1，则表示数据为负值，若MSB=0，则表示数据为正；图中*=MSB，则高比特位（图示为比特位7）最先出现。

在进入QPI模式后，外部指令通过所述存储封装芯片30的外部共享引脚传输到所述Flash芯片31与所述RPMC芯片32。所述Flash芯片31的控制器310与所述RPMC芯片32的控制器320接收相同的外部指令，并分别进行解析，以判断是否执行所述外部指令。当通过外部共享引脚接收到外部指令为需要所述RPMC芯片32执行的指令时（可通过指令头OP1指示该外部指令为所述RPMC芯片32的特有指令），所述RPMC芯片32的控制器320对该指令继续解析，获取指令类型（Type0~Type3）以及具体数据。所述RPMC芯片32在四线输入/输出模式下部分引脚的信号波形图如图6所示。

由于所述Flash芯片31的QE位和所述RPMC芯片32的QE位均可以被配置，所述RPMC芯片32可以知道现在处于QPI模式还是处于SPI模式；因此，两个芯片可以保持完全一样的状态，实现有效同步。从而使得封装后的所述存储封装芯片30可以支持SPI模式以及QPI模式，丰富了封装后芯片的功能。且由于所述RPMC芯片32的指令长度通常较长（可超过512个循环），所述RPMC芯片32支持QPI模式，可以有效加快指令输入的速度。

基于同一发明构思，本申请还提供了一种存储封装芯片的引脚复用方法。

请参阅图7，根据本申请第三实施例提供的存储封装芯片的引脚复用方法的流程图。所述存储封装芯片的封装体上设置有一第一外部共享引脚，封装体内部包括至少一存储芯片和一扩展芯片；所述存储芯片和所述扩展芯片各包括芯片引脚组，所述存储芯片和所述扩展芯片各包括至少一状态寄存器，所述存储芯片的状态寄存器和所述扩展芯片的状态寄存器均具有用于设置相应芯片引脚组的复用及功能切换的状态位。所述方法包括如下步骤：步骤S1、存储芯片和扩展芯片分别接收相同的外部输入信号；步骤S2、所述存储芯片和所述扩展芯片通过第一外部共享引脚接收状态位设置信号，以进行所述存储芯片和所述扩展芯片各自状态寄存器的设置，使得所述存储芯片的芯片引脚组和所述扩展芯片的芯片引脚组支持复用及功能切换。

需要说明的是，支持复用及功能切换可以是如下情况，所述存储芯片的芯片引脚组和所述扩展芯片的芯片引脚组的复用及功能切换的实现，既可以根据各自状态寄存器的相应状态位的设置直接实现，也可以根据各自状态寄存器的相应状态位的设置和相应的指令输入实现。可以根据实际操作的需要，将所有引脚设置为根据状态寄存器相应状态位的设置直接进行芯片引脚组的复用及功能切换，或者将所有引脚设置为根据各自状态寄存器的相应状态位的设置和相应的指令输入进行芯片引脚组的复用及功能切换；也可以将部分引脚设置为根据状态寄存器相应状态位的设置直接进行芯片引脚组的复用及功能切换，将另一部分引脚设置为根据各自状态寄存器的相应状态位的设置和相应的指令输入进行芯片引脚组的复用及功能切换。

所述存储封装芯片可以采用本申请上述存储封装芯片10，存储封装芯片的具体结构已详述于前，此处不再赘述。

进一步的实施例中，所述第一外部共享引脚为输入引脚，且所述状态位设置信号是通过所述输入引脚输入。

进一步的实施例中，所述状态位包括一四元启用位（QE），用于通过写入相应的值，进而被配置为有效状态，进而使得相应的芯片引脚组支持复用及功能切换。所述方法进一步包括：通过在所述状态位中的四元启用位写入相应的值，进而将所述四元启用位配置为有效状态；以及通过所述第一外部共享引脚接收一工作模式使能指令并处理，实现所述存储芯片的芯片引脚组和所述扩展芯片的芯片引脚组的复用及功能切换。

进一步的实施例中，在所述四元启用位为有效状态时，根据接收的QPI模式使能指令，控制所述存储芯片和所述扩展芯片切换至QPI模式，实现相应的芯片引脚组的复用及功能切换，进而实现所述存储芯片和所述扩展芯片的同步。需要说明的是，所述存储芯片和所述扩展芯片也可以直接根据所述四元启用位的状态，决定自身处于QPI模式或SPI模式。

具体地，所述存储芯片和所述扩展芯片各包括一控制器；通过所述控制器接收一工作模式使能指令并处理，进而实现相应的芯片引脚组的复用及功能切换。例如，在QE=1时，通过所述扩展芯片的控制器接收QPI模式使能指令并处理，进而控制所述扩展芯片切换至QPI模式，实现所述扩展芯片的芯片引脚组的复用及功能切换。所述存储芯片的控制器执行同样的操作，使得所述存储芯片和所述扩展芯片的相应状态位均被配置，进而使得所述存储芯片和所述扩展芯片同步。其它情况下，所述扩展芯片与所述存储芯片保持SPI模式。

进一步的实施例中，所述状态位还包括输出驱动强度位DRV，更改DRV的值的状态位设置信号，也是通过输入引脚DI 输入的。相应的，所述方法进一步包括：通过在所述输出驱动强度位写入相应的值，实现输出引脚的负载能力调节。

进一步的实施例中，所述状态位还包括屏蔽外部指令/重置位HOLD/RST，更改HOLD/RST的值的状态位设置信号，也是通过输入引脚DI 输入的。相应的，所述方法进一步包括：通过在SPI模式下在所述屏蔽外部指令/重置位写入相应的值，进而将一外部共享引脚（本实施例为IO3）配置为具有屏蔽外部指令功能，或配置为具有重置功能。

进一步的实施例中，所述状态位还包括忙碌位WIP，更改WIP的值的状态位设置信号，也是通过输入引脚DI 输入的。相应的，所述方法进一步包括：通过在所述忙碌位写入相应的值，进而配置相应的芯片的可执行指令。

进一步的实施例中，所述存储芯片为闪存芯片，所述扩展芯片为应答保护单调计数器芯片。所述闪存芯片与所述应答保护单调计数器芯片的设置方式和工作原理可参考图3所示，此处不再赘述。

未在本实施例中详尽描述的技术细节可参见上述实施例。本实施例通过在扩展芯片中增设具有用于设置扩展芯片引脚组的复用及功能切换的状态位的状态寄存器，可以实现扩展芯片内部相应状态位的配置，进而使得扩展芯片支持QPI模式，并可与存储芯片同步。基于本申请提出的架构，为扩展芯片设置了多种功能，丰富了封装后芯片的功能，且可以使信号输入/输出的速率更加高效。

尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。

Claims (16)

1.一种存储封装芯片，包括一封装体；其特征在于，

所述封装体上设置有一第一外部共享引脚；

所述封装体内部包括能够接收相同的外部输入信号的至少一存储芯片和一扩展芯片；

所述存储芯片和所述扩展芯片各包括芯片引脚组，所述存储芯片和所述扩展芯片各包括至少一状态寄存器，所述存储芯片的状态寄存器和扩展芯片的状态寄存器具有用于设置相应的芯片引脚组的复用及功能切换的状态位；

所述存储芯片和所述扩展芯片进一步用于通过所述第一外部共享引脚接收状态位设置信号，以进行各自状态寄存器的设置，使得所述存储芯片的芯片引脚组和所述扩展芯片的芯片引脚组支持复用及功能切换。

2.如权利要求1所述的存储封装芯片，其特征在于，所述第一外部共享引脚为输入引脚，且所述状态位设置信号是通过所述输入引脚输入。

3.如权利要求1所述的存储封装芯片，其特征在于，所述状态位包括一四元启用位；所述存储芯片和所述扩展芯片各包括一控制器，用于在所述四元启用位为有效状态时，通过所述第一外部共享引脚接收一工作模式使能指令并处理，实现所述存储芯片的芯片引脚组和所述扩展芯片的芯片引脚组的复用及功能切换。

4.如权利要求3所述的存储封装芯片，其特征在于，所述四元启用位，用于通过写入值，进而被配置为有效状态或无效状态。

5.如权利要求3所述的存储封装芯片，其特征在于，所述控制器进一步在所述四元启用位为有效状态时，根据接收的QPI模式使能指令，控制相应的芯片切换至QPI模式。

6.如权利要求1所述的存储封装芯片，其特征在于，所述封装体上进一步设置有一第二外部共享引脚、一第三外部共享引脚以及一第四外部共享引脚，所述存储芯片的芯片引脚组和所述扩展芯片的芯片引脚组具有与相应外部共享引脚对应的内部共享引脚对，每一所述内部共享引脚对均连接到相应的同一外部共享引脚上；所述存储芯片的芯片引脚组和所述扩展芯片的芯片引脚组支持SPI模式和QPI模式。

7.如权利要求6所述的存储封装芯片，其特征在于，

在SPI模式下，所述第一外部共享引脚配置为具有信号输入功能，所述第二外部共享引脚配置为具有信号输出功能，所述第三外部共享引脚配置为具有写保护功能，所述第四外部共享引脚配置为具有屏蔽外部指令功能/重置功能；

在QPI模式下，所述第一外部共享引脚、所述第二外部共享引脚、所述第三外部共享引脚以及所述第四外部共享引脚均配置为具有输入/输出功能。

8.如权利要求1所述的存储封装芯片，其特征在于，所述状态位包括四元启用位、输出驱动强度位、屏蔽外部指令/重置位、忙碌位的至少其中之一；

所述四元启用位，用于通过写入相应的值，进而使得相应的芯片引脚组支持复用及功能切换；

所述输出驱动强度位，用于通过写入相应的值，实现输出引脚的负载能力调节；

所述屏蔽外部指令/重置位，用于在SPI模式下通过写入相应的值，进而将一外部共享引脚配置为具有屏蔽外部指令功能，或配置为具有重置功能；

所述忙碌位，用于通过写入相应的值，进而配置相应的芯片的可执行指令。

9.如权利要求8所述的存储封装芯片，其特征在于，所述存储芯片和所述扩展芯片各包括一第一状态寄存器、一第二状态寄存器以及一第三状态寄存器；所述第一状态寄存器具有一所述忙碌位，所述第二状态寄存器具有一所述四元启用位，所述第三状态寄存器具有至少一所述输出驱动强度位以及一所述屏蔽外部指令/重置位。

10.一种存储封装芯片的引脚复用方法，其特征在于，所述存储封装芯片包括一封装体，所述封装体上设置有一第一外部共享引脚，所述封装体内部包括至少一存储芯片和一扩展芯片，所述存储芯片和所述扩展芯片各包括芯片引脚组，所述存储芯片和所述扩展芯片各包括至少一状态寄存器，所述存储芯片的状态寄存器和扩展芯片的状态寄存器具有用于设置相应芯片引脚组的复用及功能切换的状态位；所述方法包括以下步骤：

所述存储芯片和所述扩展芯片分别接收相同的外部输入信号；

所述存储芯片和所述扩展芯片通过所述第一外部共享引脚接收状态位设置信号，以进行各自状态寄存器的设置，使得所述存储芯片的芯片引脚组和所述扩展芯片的芯片引脚组支持复用及功能切换。

11.如权利要求10所述的方法，其特征在于，所述第一外部共享引脚为输入引脚，且所述状态位设置信号是通过所述输入引脚输入。

12.如权利要求10所述的方法，其特征在于，所述状态位包括一四元启用位；所述方法进一步包括：

通过在所述四元启用位写入相应的值，进而将所述四元启用位配置为有效状态；

通过所述第一外部共享引脚接收一工作模式使能指令并处理，实现所述存储芯片的芯片引脚组和所述扩展芯片的芯片引脚组的复用及功能切换。

13.如权利要求12所述的方法，其特征在于，所述的通过所述第一外部共享引脚接收一工作模式使能指令并处理，进而实现所述存储芯片的芯片引脚组和所述扩展芯片的芯片引脚组的复用及功能切换的步骤进一步包括：根据接收的QPI模式使能指令，控制所述存储芯片和所述扩展芯片切换至QPI模式。

14.如权利要求10所述的方法，其特征在于，所述封装体上进一步设置有一第二外部共享引脚、一第三外部共享引脚以及一第四外部共享引脚，所述存储芯片的芯片引脚组和所述扩展芯片的芯片引脚组具有与相应外部共享引脚对应的内部共享引脚对，每一所述内部共享引脚对均连接到相应的同一外部共享引脚上；所述存储芯片的芯片引脚组和所述扩展芯片的芯片引脚组支持SPI模式和QPI模式；

在SPI模式下，所述第一外部共享引脚配置为具有信号输入功能，所述第二外部共享引脚配置为具有信号输出功能，所述第三外部共享引脚配置为具有写保护功能，所述第四外部共享引脚配置为具有屏蔽外部指令功能/重置功能；

在QPI模式下，所述第一外部共享引脚、所述第二外部共享引脚、所述第三外部共享引脚以及所述第四外部共享引脚均配置为具有输入/输出功能。

15.如权利要求10所述的方法，其特征在于，所述方法进一步包括以下步骤的至少其中之一：

所述状态位进一步包括四元启用位，通过在所述四元启用位写入相应的值，进而使得相应的芯片引脚组支持复用及功能切换；

所述状态位进一步包括输出驱动强度位，通过在所述输出驱动强度位写入相应的值，实现输出引脚的负载能力调节；

所述状态位进一步包括屏蔽外部指令/重置位，通过在SPI模式下在所述屏蔽外部指令/重置位写入相应的值，进而将一外部共享引脚配置为具有屏蔽外部指令功能，或配置为具有重置功能；

所述状态位进一步包括忙碌位，通过在所述忙碌位写入相应的值，进而配置相应的芯片的可执行指令。

16.如权利要求15所述的方法，其特征在于，所述存储芯片和所述扩展芯片各包括一第一状态寄存器、一第二状态寄存器以及一第三状态寄存器；所述第一状态寄存器具有一所述忙碌位，所述第二状态寄存器具有一所述四元启用位，所述第三状态寄存器具有至少一所述输出驱动强度位以及一所述屏蔽外部指令/重置位。

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