CN112614522B - 一种存储封装芯片及其控制方法 - Google Patents

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Abstract

本申请公开了一种存储封装芯片及其控制方法。通过在存储封装芯片的扩展芯片的指令与控制逻辑器判定所述扩展芯片未处于接收命令的工作状态时，将所述扩展芯片的高压电荷泵关闭，可以在保证待机启动时间的基础上，降低封装后的存储芯片产品的总待机电流。

Description

一种存储封装芯片及其控制方法
技术领域
本申请涉及存储技术领域，尤其涉及一种存储封装芯片及其控制方法。
背景技术
存储器(Memory)是计算机系统中的记忆设备，用来存放程序和数据。计算机中全部信息，包括输入的原始数据、计算机程序、中间运行结果和最终运行结果都保存在存储器中。近年来，把闪存(Flash)芯片和应答保护单调计数器(Replay Protection MonotonicCounter，简称RPMC)芯片集成在一颗裸芯片上，形成增强型存储芯片，已经成为了存储器的封装趋势。Flash芯片用来存储中央处理单元(Central Processing Unit，简称CPU)的基本输入输出系统(Basic Input-Output System，简称BIOS)的代码和数据；RPMC芯片用来保证读写数据的机密性和完整性。RPMC芯片与Flash芯片一起构成了个人计算机(PersonalComputer，简称PC)系统中BIOS的硬件平台。
存储器的存储单元阵列由MOS晶体管构成，存储单元通常包括三类引线：字线(Word-Line，简称WL)、源线(Source-Line，简称SL)以及位线(Bit-Line，简称BL)。三类引线分别对应电连接于MOS晶体管的栅端、源端以及漏端。为了实现封装有RPMC芯片和Flash芯片的增强型存储芯片的快速的读操作，即使在芯片待机(Standby)工作模式下，存储单元的字线电压也需要由高压电荷泵(HV Charge Pump)偏置在一较高的电压上。
为了在待机工作模式下保持一个较高的电压输出，高压电荷泵和低压基准源(LVReference)需要保持在工作状态：低压基准源(例如带隙基准源)的待机电流通常较小，而高压电荷泵由于其有限的能量转换效率，导致其消耗较大的待机电流。因此，封装后的存储芯片产品的总待机电流，就是封装体内RPMC芯片的待机电流与Flash芯片的待机电流之和，这会使得封装后的存储芯片产品有较大的总待机电流。
发明内容
本申请的目的在于，针对现有技术存在的问题，提供一种存储封装芯片及其控制方法，可以在保证待机启动时间的基础上，降低封装后的存储芯片产品的总待机电流。
为实现上述目的，本申请一实施例提供了一种存储封装芯片的控制方法，所述存储封装芯片包括至少一存储芯片和一扩展芯片，所述扩展芯片和所述存储芯片共享外部引脚，所述扩展芯片包括一指令与控制逻辑器；所述方法包括：以所述扩展芯片的高压电荷泵在激活工作模式时为所述扩展芯片的存储单元的字线电压提供工作电压；以所述指令与控制逻辑器判断所述扩展芯片是否处于接收命令的工作状态；若否，将所述扩展芯片的高压电荷泵关闭，其中，所述扩展芯片的高压电荷泵用于在激活工作模式时为所述扩展芯片的存储单元的字线电压提供工作电压；若是，则将所述扩展芯片的高压电荷泵保持激活工作模式。
为实现上述目的，本申请另一实施例还提供了一种存储封装芯片，包括至少一存储芯片和一扩展芯片，所述扩展芯片和所述存储芯片共享外部引脚；所述扩展芯片包括一高压电荷泵，以用于在激活工作模式时为所述扩展芯片的存储单元的字线电压提供工作电压；所述扩展芯片还包括一指令与控制逻辑器，以用于判断所述扩展芯片是否处于接收命令的工作状态，若否，将所述扩展芯片的高压电荷泵关闭，若是，则将所述扩展芯片的高压电荷泵保持激活工作模式。
本申请的优点在于：通过在存储封装芯片的扩展芯片的指令与控制逻辑器判定所述扩展芯片未处于接收命令的工作状态时，将所述扩展芯片的高压电荷泵关闭，可以在保证待机启动时间的基础上，降低封装后的存储芯片产品的总待机电流，并可以实现快速读的操作、不影响待机启动时间。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为根据本申请第一实施例提供的存储封装芯片的控制方法的流程图；
图2为根据本申请第二实施例提供的存储封装芯片的控制方法的流程图；
图3为根据本申请第三实施例提供的存储封装芯片的主视图；
图4为图3中存储芯片的内部连接架构图；
图5为图3中扩展芯片的内部连接架构图。
具体实施方式
下面详细描述本申请的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参阅附图描述的实施方式是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”“连接”应做广义理解，例如，可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。应当理解，当称元件“耦接”另一元件时，存在中间元件。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
下文的公开提供了不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，描述的具体特征、结构或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
请参阅图1，根据本申请第一实施例提供的存储封装芯片的控制方法的流程图。所述存储封装芯片包括至少一存储芯片和一扩展芯片，所述扩展芯片和所述存储芯片共享外部引脚，所述扩展芯片包括一指令与控制逻辑器。所述方法包括如下步骤：步骤S1、以扩展芯片的高压电荷泵在激活工作模式时为所述扩展芯片的存储单元的字线电压提供工作电压；步骤S2、以所述扩展芯片的指令与控制逻辑器判断所述扩展芯片是否处于接收命令的工作状态，若否，执行步骤S3，若是，则执行步骤S4；步骤S3、将所述扩展芯片的高压电荷泵关闭；步骤S4、将所述扩展芯片的高压电荷泵保持激活工作模式。
所述扩展芯片(例如RPMC芯片)，在芯片使能输入信号CE处于使能状态(比如，CE为低电平)或其它工作状态的时候，所述扩展芯片处于激活(Active)工作状态；即所述扩展芯片可以接收命令，所述扩展芯片的高压电荷泵需要保持激活工作模式，以至少为所述扩展芯片的存储单元的字线电压提供工作电压。而在待机工作模式的时候，扩展芯片可以不需要高压电荷泵保持激活工作模式。其中，芯片使能输入信号CE是该芯片是否工作的信号：若芯片使能输入信号CE处于使能状态(CE为低电平)，则芯片可以正常工作；若芯片使能输入信号CE处于不使能状态(即，禁能状态，CE为高电平)，则芯片处于待机工作模式。
因此，本实施例以扩展芯片的指令与控制逻辑器判断所述扩展芯片是否处于接收命令的工作状态；并在判定所述扩展芯片处于接收命令的工作状态时，控制所述扩展芯片的高压电荷泵保持激活工作模式；在判定所述扩展芯片未处于接收命令的工作状态时，控制所述扩展芯片的高压电荷泵直接关闭(处于非工作状态)，从而减少高压电荷泵所消耗的待机电流，进而降低封装后的存储封装芯片产品的总待机电流。
进一步的实施例中，所述存储封装芯片进一步包括至少一存储芯片，所述扩展芯片和所述存储芯片共享外部引脚，所述存储芯片和所述扩展芯片分别接收来自所述外部引脚的外部输入信号，所述存储芯片包括一指令与控制逻辑器。所述外部输入信号可以为指令信号、地址信号或数据等。所述方法进一步包括：步骤S5、以存储芯片的高压电荷泵在激活工作模式时至少为所述存储芯片的存储单元的字线电压提供工作电压；步骤S6、以所述存储芯片的指令与控制逻辑器判断所述存储芯片是否处于接收命令的工作状态，若否，执行步骤S7，若是，则执行步骤S8；步骤S7、将所述存储芯片的高压电荷泵切换至低功耗待机工作模式；步骤S8、将所述存储芯片的高压电荷泵保持激活工作模式。其中，所述存储芯片的高压电荷泵用于在低功耗待机工作模式下，将所述存储芯片的存储单元的字线电压偏置至一预设电压。其中，步骤S1与步骤S5的执行可不分先后顺序；步骤S2与步骤S6的执行可不分先后顺序。
本实施例所述存储芯片(例如Flash芯片)，在芯片使能输入信号CE处于使能状态(比如，CE为低电平)或其它工作状态的时候，所述存储芯片的高压电荷泵保持激活工作模式，以至少为所述存储芯片的存储单元的字线电压提供工作电压。而在待机工作模式的时候，所述存储芯片的存储单元的字线电压也需要由高压电荷泵偏置在一较高的电压上；因此，所述存储芯片的高压电荷泵仍需要处于工作状态(进入低功耗待机工作模式)，以在芯片切换至激活工作模式时，高压电荷泵可以迅速切换至激活工作模式，以得到更快速的负载响应和更大的负载驱动能力，实现快速读的操作。因此，本实施例以存储芯片的指令与控制逻辑器判断所述存储芯片是否处于接收命令的工作状态；并在判定所述存储芯片处于接收命令的工作状态时，控制所述存储芯片的高压电荷泵保持激活工作模式；在判定所述存储芯片处于未接收命令的工作状态时，控制所述存储芯片的高压电荷泵切换至低功耗待机工作模式，从而减少高压电荷泵所消耗的电流，并可以实现快速读的操作、不影响待机启动时间。
进一步的实施例中，基于同一所述共享外部引脚接收到的同一外部控制信号，所述存储芯片中的高压电荷泵和所述扩展芯片中的高压电荷泵工作在不同的工作状态。在现有技术中，由于存储芯片和扩展芯片共用相同的封装引脚，接收相同的指令信号，通常也具有相同的工作模式。即在两颗芯片均不处于接收命令的工作状态(待机状态，standby状态)时，两颗芯片的待机状态相同。即两颗芯片的高压电荷泵均处于低功耗待机工作模式。而高压电荷泵(HV charge pump)由于其有限的能量转换效率，导致其消耗较大的standby电流，尤其是在扩展芯片中，高压电荷泵的低功耗待机工作是没有必要的，因此带来了不必要的电流消耗。本实施例的创新点之一在于，当存储芯片和扩展芯片接收到相同的控制信号时，却能够处于不同的工作状态，以达到节省功耗的目的。具体而言，在本实施例中，由于将存储芯片和扩展芯片的工作状态分别控制，在“待机”(低功耗)状态下，能够单独关闭扩展芯片的高压电荷泵(可选地，扩展芯片的低压基准源也同时处于低功耗状态)，同时使得存储芯片的高压电荷泵处于低功耗工作状态(可选地，存储芯片的低压基准源也同时处于低功耗状态)，最大限度地降低了总的电能消耗。
进一步的实施例中，在所述扩展芯片由待机工作模式切换至激活工作模式时，控制所述扩展芯片的高压电荷泵在预设时间达到工作状态。即，所述扩展芯片的高压电荷泵可以在一较短的时间内(例如几十us的时间内)建立起来，达到工作状态，进而为所述扩展芯片的存储单元的字线电压提供工作电压；所述扩展芯片的高压电荷泵的启动时间不影响存储封装芯片产品的待机启动时间。其中，此处定义高压电荷泵的工作状态包括待命时保持的工作状态，以及处于写入时钟周期时输出写入工作电压的高功耗状态。
进一步的实施例中，在所述扩展芯片的指令与控制逻辑器判定所述扩展芯片未处于接收命令的工作状态时，将所述扩展芯片的低压基准源切换至低功耗待机工作模式。即，步骤S3中进一步包括将所述扩展芯片的低压基准源切换至低功耗待机工作模式。其中，所述扩展芯片的低压基准源用于为所述扩展芯片提供基准电压；在待机工作模式的时候，所述扩展芯片的低压基准源，例如带隙基准源(Band gap)工作在低功耗待机工作模式，以保持所述扩展芯片内的必要的少数逻辑电路的状态(status)或数据(data)。由于低压基准源的待机电流较小，因此存储封装芯片产品在待机工作模式下消耗的总待机电流并不会明显增加；且由低功耗待机工作模式切换至激活工作模式，对待机启动时间的影响较小。
进一步的实施例中，在所述存储芯片的指令与控制逻辑器判定所述存储芯片未处于接收命令的工作状态时，将所述存储芯片的低压基准源保持激活工作模式。即，步骤S7中进一步包括将所述存储芯片的低压基准源保持激活工作模式。其中，所述存储芯片的低压基准源用于为所述存储芯片提供基准电压。由于在待机工作模式的时候，所述低压基准源所消耗的电流较小，所述低压基准源可以保持激活工作模式，以在芯片切换至激活工作模式时，可以实现快速读的操作。需要说明的是，在所述存储芯片的指令与控制逻辑器判定所述存储芯片未处于接收命令的工作状态时，也可以将所述存储芯片的低压基准源切换至低功耗待机工作模式。即，在待机工作模式的时候，所述存储芯片的低压基准源(例如带隙基准源)工作在低功耗待机工作模式，以保持所述存储芯片内的必要的少数逻辑电路的状态或数据。
进一步的实施例中，步骤S2进一步包括：判断所述扩展芯片的命令执行是否已完成，并且判断所述扩展芯片的是否处于片选选中状态；其中，在判定所述扩展芯片的命令执行已完成，并且判定所述扩展芯片未处于片选选中状态时，判定所述扩展芯片未处于接收命令的工作状态。即，本实施例中判断所述扩展芯片是否处于接收命令的工作状态的判断操作，是通过判断所述扩展芯片的命令执行是否已完成、以及判断所述扩展芯片的是否处于片选选中状态完成的。在判定所述扩展芯片的命令执行已完成，且所述扩展芯片未处于片选选中状态时，判定所述扩展芯片未处于接收命令的工作状态；在判定所述扩展芯片的命令执行未完成，和/或所述扩展芯片处于片选选中状态时，判定所述扩展芯片处于接收命令的工作状态。通过双重判定，使得控制所述扩展芯片的高压电荷泵直接关闭(处于非工作状态)，减少高压电荷泵所消耗的待机电流的操作，不会对所述扩展芯片的现有指令执行造成影响，不影响存储封装芯片实现快速读的操作、不影响待机启动时间。
进一步的实施例中，所述扩展芯片进一步包括一状态寄存器，所述状态寄存器具有用于设置所述扩展芯片的工作状态的忙碌位；所述的判断所述扩展芯片的命令执行是否已完成的步骤进一步包括：判定所述扩展芯片的命令执行已完成时，设置所述扩展芯片的状态寄存器的所述忙碌位为空闲状态；判定所述扩展芯片的命令执行未完成时，则设置所述忙碌位为忙碌状态。其中，在所述忙碌位为空闲状态，且所述扩展芯片未处于片选选中状态时，判定所述扩展芯片未处于接收命令的工作状态。
请参阅图2，根据本申请第二实施例提供的存储封装芯片的控制方法的流程图。在本实施例中，所述扩展芯片为RPMC芯片，所述存储芯片为Flash芯片，所述RPMC芯片与所述Flash芯片共享外部引脚。所述RPMC芯片与所述Flash芯片共享的外部引脚包括输入引脚DI，所述RPMC芯片包括一指令与控制逻辑器和一状态寄存器，所述状态寄存器具有用于设置所述RPMC芯片的工作状态的忙碌位WIP。本实施例存储封装芯片的控制方法的原理为：通过外部信号输入引脚DI输入指令(步骤S21)；所述RPMC芯片的指令与控制逻辑器进行逻辑处理(步骤S22)，并判断命令执行是否已完成(步骤S23)；若命令执行未完成，将忙碌位WIP置1(WIP＝1)(步骤S24)，并返回步骤S22；若命令执行已完成，将忙碌位WIP清零(WIP＝0)(步骤S25)，并返回步骤S22；由所述RPMC芯片的指令与控制逻辑器继续判断忙碌位WIP是否清零以及片选信号CS是否为高电平(对应芯片未处于片选选中状态)(步骤S26)；若WIP＝0且CS为高电平，则将所述RPMC芯片的高压电荷泵关闭(Shut down)(步骤S27)；否则将所述RPMC芯片的高压电荷泵保持工作(Keep working)(步骤S28)。
本实施例在所述存储封装芯片切换至待机工作模式时，控制所述RPMC芯片的高压电荷泵关闭，从而减少高压电荷泵所消耗的待机电流，进而降低封装后的存储封装芯片产品的总待机电流。需要说明的是，在所述存储封装芯片切换至待机工作模式时，控制所述Flash芯片的高压电荷泵切换至低功耗待机工作模式，使得封装体内RPMC芯片的待机电流与Flash芯片的待机电流之和较小，避免封装后的存储芯片产品产生较大的总待机电流。
基于同一发明构思，本申请还提供了一种存储封装芯片。
请一并参阅图3-图5，其中，图3为根据本申请第三实施例提供的存储封装芯片的主视图，图4为图3中存储芯片的逻辑连接架构图，其为一种适于图3的实施例的实施型态之一，图5为图3中扩展芯片的逻辑连接架构图，其为一种适于图3的实施例的实施型态之一。
如图3所示，在本实施例中，所述存储封装芯片30采用8针封装(引脚1～8)。所述存储封装芯片30内部设置有至少一存储芯片(例如Flash芯片)与一扩展芯片(例如RPMC芯片)(未图示)。所述存储封装芯片30包括多个外部引脚；例如：片选引脚/CS、输出引脚DO、写保护引脚/WP、接地引脚GND、输入引脚DI、时钟引脚CLK、屏蔽外部指令引脚/HOLD或重置引脚/RST和电源引脚VCC。在串行外设接口(Serial Peripheral Interface，简称SPI)模式下，屏蔽外部指令引脚/HOLD适用于多个芯片共享相同的SPI信号的情况；在屏蔽外部指令引脚/HOLD为低，片选引脚/CS为低时，输出引脚DO将处于高阻抗，并且输入引脚DI和时钟引脚CLK上的信号将被忽略；当屏蔽外部指令引脚/HOLD为高时，芯片操作可以恢复。重置引脚/RST用于在接收到复位信号时，将芯片的相应寄存器复位或初始化，进而可以重新执行相应程序。在本实施例中，所述存储封装芯片30可以采用四通道IO。其中，在四元外设接口(QuadPeripheral Interface，简称QPI)模式下，输入引脚DI可作为输入输出引脚IO0，输出引脚DO可作为输入输出引脚IO1，写保护引脚/WP可作为输入输出引脚IO2，屏蔽外部指令引脚/HOLD或重置引脚/RST可作为输入输出引脚IO3。所述存储封装芯片30的引脚设置可以兼容现有的存储芯片的引脚封装工艺，降低了封装工艺难度，提高了封装后的存储封装芯片的适用范围。
所述扩展芯片和所述存储芯片共享外部引脚，所述存储芯片和所述扩展芯片分别接收来自所述外部引脚的外部输入信号。需要说明的是，所述存储封装芯片30内部的存储芯片与扩展芯片可以是垂直叠加封装的，也可以并排封装，本实施例对此并不加以限制。并且，当所述存储芯片与所述扩展芯片垂直叠加封装时：若所述存储芯片的面积大于所述扩展芯片的面积，则所述扩展芯片垂直叠放在所述存储芯片之上；若所述扩展芯片的面积大于所述存储芯片的面积，则所述存储芯片垂直叠放在所述扩展芯片之上。
如图4所示，所述存储芯片40包括指令与控制逻辑器(Command&Control logic)401、状态寄存器(Status Register)402、低压基准源(LV Reference)403、高压电荷泵(HVCharge Pump)404、地址计数器(Address Counter)405、页面缓存器(Page buffer)406、感测放大器(Sense Amplifier)407、行解码器(X decoder)408、列解码器(Y decoder)409以及非易失性存储(Non-volatile memory)单元阵列410。其中，所述非易失性存储单元阵列410中还包括大容量存储区(high capacity flash)4101、安全寄存器存储区(SecurityRegister flash)4102、状态寄存器存储区(Status Register flash)4103、以及SFDP参数表存储区(SFDP flash)4104。
所述指令与控制逻辑器401与外部引脚相连。具体地，在本实施例中，所述外部引脚包括：片选引脚/CS、输出引脚DO、写保护引脚/WP、输入引脚DI、时钟信号引脚CLK、屏蔽外部指令引脚/HOLD或重置引脚/RST。使用输入引脚DI写入指令、地址或数据，使用输出引脚DO读取数据或状态。
所述状态寄存器402的状态位包括：QE、DRV、HOLD/RST、BP、LB、SRP、SUS、WEL、WIP等。其中，QE为四元启用位，其表示是否使能QPI操作；DRV为输出驱动强度位，其用于实现输出引脚的负载能力调节；HOLD/RST为屏蔽外部指令/重置位，其用于将一外部共享引脚配置为具有屏蔽外部指令功能，或配置为具有重置功能；BP为块保护为，其用于保护指定的块(block)不被改写；LB为安全暂存锁定位，其提供写入保护控制与状态给安全寄存器；SRP为状态寄存器保护位，其指示是否能对当前状态寄存器进行写入；SUS为擦除/写入暂停状态位，其指示是否执行一擦除/写入暂停指令；WEL为写入使能锁存器位，其在执行写入使能指令后，被置为1，当写入被禁用时，WEL位被清为0；WIP为忙碌位，其表示芯片是否正执行数据写入/擦除操作。上述所包括的位仅为一示范实施例，在其他实施例中，位数量与顺序可依实际应用来设定或配置，不以图示为限。
所述存储芯片40的高压电荷泵404用于在激活工作模式时至少为所述存储芯片40的非易失性存储单元阵列410中的存储单元的字线电压提供工作电压。
所述存储芯片40的指令与控制逻辑器401用于判断所述存储芯片40是否处于接收命令的工作状态；若否，将所述存储芯片40的高压电荷泵404切换至低功耗待机工作模式；若是，则将所述存储芯片40的高压电荷泵404保持激活工作模式。其中，所述存储芯片40的高压电荷泵404进一步用于在低功耗待机工作模式下，将所述存储芯片40的非易失性存储单元阵列410中的存储单元的字线电压偏置至一预设电压。
本实施例所述存储芯片40(例如Flash芯片)，在芯片使能输入信号CE处于使能状态(比如，CE为低电平)或其它工作状态的时候，所述存储芯片40的高压电荷泵404保持激活工作模式，以至少为所述存储芯片40的存储单元的字线电压提供工作电压。而在待机工作模式的时候，存储单元的字线电压也需要由高压电荷泵404偏置在一较高的电压上；因此，所述存储芯片40的高压电荷泵404仍需要处于工作状态(进入低功耗待机工作模式)，以在芯片切换至激活工作模式时，高压电荷泵404可以迅速切换至激活工作模式，以得到更快速的负载响应和更大的负载驱动能力，实现快速读的操作。其中，芯片使能输入信号CE是该芯片是否工作的信号：若芯片使能输入信号CE处于使能状态(CE为低电平)，则芯片可以正常工作；若芯片使能输入信号CE处于不使能状态(即，禁能状态，CE为高电平)，则芯片处于待机工作模式。
因此，本实施例以存储芯片40的指令与控制逻辑器404判断所述存储芯片40是否处于接收命令的工作状态；并在判定所述存储芯片40处于接收命令的工作状态时，控制所述存储芯片40的高压电荷泵404保持激活工作模式；在判定所述存储芯片40处于未接收命令的工作状态时，控制所述存储芯片40的高压电荷泵404切换至低功耗待机工作模式，从而减少高压电荷泵404所消耗的电流，并可以实现快速读的操作、不影响待机启动时间。
进一步的实施例中，在所述存储芯片40的指令与控制逻辑器401判定所述存储芯片40未处于接收命令的工作状态时，将所述存储芯片40的低压基准源403保持激活工作模式。其中，所述存储芯片40的低压基准源403，例如，带隙基准源(Band gap)，用于为所述存储芯片40提供基准电压。由于在待机工作模式的时候，所述低压基准源403所消耗的电流较小，所述低压基准源403可以保持激活工作模式，以在芯片切换至激活工作模式时，可以实现快速读的操作。需要说明的是，在所述存储芯片40的指令与控制逻辑器401判定所述存储芯片40未处于接收命令的工作状态时，也可以将所述存储芯片40的低压基准源403切换至低功耗待机工作模式。即，在待机工作模式的时候，所述存储芯片40的低压基准源403(例如带隙基准源)工作在低功耗待机工作模式，以保持所述存储芯片40内的必要的少数逻辑电路的状态或数据。
关于所述存储芯片40的电路的额外细节可参考现有技术，此处不再赘述。
如图5所示，所述扩展芯片50包括指令与控制逻辑器(Command&Control logic)501、以及芯片逻辑器(RPMC logic)511、状态寄存器(Status Register)502、低压基准源(LV Reference)503、高压电荷泵(HV Charge Pump)504、地址计数器(Address Counter)505、页面缓存器(Page buffer)506、感测放大器(Sense Amplifier)507、行解码器(Xdecoder)508、列解码器(Y decoder)509以及非易失性存储(Non-volatile memory)单元阵列510。所述非易失性存储单元阵列510中还包括根密钥存储区(Root Key flash)5101以及单调计数值存储区(Monotonic Counter flash)5102。
所述指令与控制逻辑器501以及芯片逻辑器511与外部引脚相连。具体地，在本实施例中，所述外部引脚包括：片选引脚/CS、输出引脚DO、写保护引脚/WP、输入引脚DI、时钟信号引脚CLK、屏蔽外部指令引脚/HOLD或重置引脚/RST。使用输入引脚DI写入指令、地址或数据，使用输出引脚DO读取数据或状态。
所述扩展芯片50的高压电荷泵504至少用于在激活工作模式时为所述扩展芯片50的非易失性存储单元阵列510中的存储单元的字线电压提供工作电压。
所述扩展芯片50的指令与控制逻辑器501用于判断所述扩展芯片50是否处于接收命令的工作状态；若否，将所述扩展芯片50的高压电荷泵504关闭；若是，则将所述扩展芯片50的高压电荷泵504保持激活工作模式。
本实施例所述扩展芯片50(例如RPMC芯片)，在芯片使能输入信号CE处于使能状态(比如，CE为低电平)或其它工作状态的时候，所述扩展芯片50的高压电荷泵504保持激活工作模式，以用于为所述扩展芯片50的存储单元的字线电压提供工作电压。而在待机工作模式的时候，所述扩展芯片50可以不需要高压电荷泵504保持激活工作模式。因此，本实施例以扩展芯片50的指令与控制逻辑器501判断所述扩展芯片50是否处于接收命令的工作状态；并在判定所述扩展芯片50处于接收命令的工作状态时，控制所述扩展芯片50的高压电荷泵504保持激活工作模式；在判定所述扩展芯片50未处于接收命令的工作状态时，控制所述扩展芯片50的高压电荷泵504直接关闭(处于非工作状态)，从而减少高压电荷泵504所消耗的待机电流，进而降低封装后的存储封装芯片产品的总待机电流。
进一步的实施例中，在所述扩展芯片50由待机工作模式切换至激活工作模式时，由扩展芯片50的指令与控制逻辑器501控制所述扩展芯片50的高压电荷泵504在预设时间达到工作状态。即，所述扩展芯片50的高压电荷泵504可以在一较短的时间内(例如几十us的时间内)建立起来，达到工作状态，进而为所述扩展芯片50的存储单元的字线电压提供工作电压；所述扩展芯片50的高压电荷泵504的启动时间不影响存储封装芯片产品的待机启动时间。
进一步的实施例中，在所述扩展芯片50的指令与控制逻辑器504判定所述扩展芯片50未处于接收命令的工作状态时，将所述扩展芯片50的低压基准源503切换至低功耗待机工作模式。其中，所述扩展芯片50的低压基准源503，例如，带隙基准源(Band gap)，用于为所述扩展芯片50提供基准电压。在待机工作模式的时候，所述扩展芯片50的低压基准源503工作在低功耗待机工作模式，以保持所述扩展芯片50内的必要的少数逻辑电路的状态(status)或数据(data)。由于低压基准源503的待机电流较小，因此存储封装芯片产品在待机工作模式下消耗的总待机电流并不会明显增加；且由低功耗待机工作模式切换至激活工作模式，对待机启动时间的影响较小。
进一步的实施例中，所述扩展芯片50的指令与控制逻辑器501中进一步包括一判断处理模块5011；所述判断处理模块5011用于判断所述扩展芯片50的命令执行是否已完成，以及判断所述扩展芯片50的是否处于片选选中状态(片选引脚/CS提供的片选信号CS是否为低电平)；其中，在所述判断处理模块5011判定所述扩展芯片50的命令执行已完成，并且判定所述扩展芯片50未处于片选选中状态时，判定所述扩展芯片50未处于接收命令的工作状态。即，本实施例中判断所述扩展芯片是否处于接收命令的工作状态的判断操作，是通过判断所述扩展芯片的命令执行是否已完成、以及判断所述扩展芯片的是否处于片选选中状态完成的。在判定所述扩展芯片的命令执行已完成，且所述扩展芯片未处于片选选中状态时，判定所述扩展芯片未处于接收命令的工作状态；在判定所述扩展芯片的命令执行未完成，和/或所述扩展芯片处于片选选中状态时，判定所述扩展芯片处于接收命令的工作状态。通过双重判定，使得控制所述扩展芯片的高压电荷泵直接关闭(处于非工作状态)，减少高压电荷泵所消耗的待机电流的操作，不会对所述扩展芯片的现有指令执行造成影响，不影响存储封装芯片实现快速读的操作、不影响待机启动时间。
进一步的实施例中，所述扩展芯片50的状态寄存器502的状态位具有用于设置所述扩展芯片的工作状态的忙碌位WIP。在所述判断处理模块5011判定所述扩展芯片50的命令执行已完成时，设置所述扩展芯片50的状态寄存器502的所述忙碌位WIP为空闲状态(WIP＝0)；在所述判断处理模块5011判定所述扩展芯片50的命令执行未完成时，则设置所述忙碌位WIP为忙碌状态(WIP＝1)。其中，在所述忙碌位为空闲状态(WIP＝0)，且所述扩展芯片50未处于片选选中状态时(CS为高电平)，判定所述扩展芯片50未处于接收命令的工作状态。
所述状态寄存器502的状态位还可以包括：QE、DRV、HOLD/RST等。其中，QE为四元启用位，其表示是否使能QPI操作；DRV为输出驱动强度位，其用于实现输出引脚的负载能力调节；HOLD/RST为屏蔽外部指令/重置位，其用于将一外部共享引脚配置为具有屏蔽外部指令功能，或配置为具有重置功能。上述所包括的位仅为一示范实施例，在其他实施例中，位数量与顺序可依实际应用来设定或配置，不以图示为限。
关于所述扩展芯片50的电路的额外细节可参考现有技术，此处不再赘述。
尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。

Claims (11)

1.一种存储封装芯片的控制方法，所述存储封装芯片包括至少一存储芯片和一扩展芯片，所述扩展芯片和所述存储芯片共享外部引脚，所述扩展芯片包括一指令与控制逻辑器；其特征在于，所述方法包括：
以所述扩展芯片的高压电荷泵在激活工作模式时为所述扩展芯片的存储单元的字线电压提供工作电压；
以所述指令与控制逻辑器判断所述扩展芯片是否处于接收命令的工作状态；
若否，将所述扩展芯片的高压电荷泵关闭；
若是，则将所述扩展芯片的高压电荷泵保持激活工作模式；
其中，基于同一所述共享外部引脚接收到的同一外部控制信号，所述存储芯片中的高压电荷泵和所述扩展芯片中的高压电荷泵工作在不同的工作状态。
2.如权利要求1所述的方法，其特征在于，所述存储芯片和所述扩展芯片分别接收来自所述外部引脚的外部输入信号，所述存储芯片包括一指令与控制逻辑器；所述方法进一步包括：
以所述存储芯片的高压电荷泵在激活工作模式时为所述存储芯片的存储单元的字线电压提供工作电压；
以所述存储芯片的指令与控制逻辑器判断所述存储芯片是否处于接收命令的工作状态；
若否，将所述存储芯片的高压电荷泵切换至低功耗待机工作模式，其中，所述存储芯片的高压电荷泵用于在低功耗待机工作模式下，将所述存储芯片的存储单元的字线电压偏置至一预设电压；
若是，则将所述存储芯片的高压电荷泵保持激活工作模式。
3.如权利要求1所述的方法，其特征在于，所述方法进一步包括：在所述扩展芯片的指令与控制逻辑器判定所述扩展芯片未处于接收命令的工作状态时，将所述扩展芯片的低压基准源切换至低功耗待机工作模式。
4.如权利要求1所述的方法，其特征在于，所述的以所述指令与控制逻辑器判断所述扩展芯片是否处于接收命令的工作状态的步骤进一步包括：
判断所述扩展芯片的命令执行是否已完成，并且判断所述扩展芯片是否处于片选选中状态；其中，在判定所述扩展芯片的命令执行已完成，并且判定所述扩展芯片未处于片选选中状态时，判定所述扩展芯片未处于接收命令的工作状态。
5.如权利要求4所述的方法，其特征在于，所述扩展芯片进一步包括一状态寄存器，所述状态寄存器具有用于设置所述扩展芯片的工作状态的忙碌位；所述的判断所述扩展芯片的命令执行是否已完成的步骤进一步包括：
判定所述扩展芯片的命令执行已完成时，设置所述扩展芯片的状态寄存器的所述忙碌位为空闲状态；
判定所述扩展芯片的命令执行未完成时，则设置所述忙碌位为忙碌状态。
6.一种存储封装芯片，包括至少一存储芯片和一扩展芯片，所述扩展芯片和所述存储芯片共享外部引脚；其特征在于，
所述扩展芯片包括一高压电荷泵，以用于在激活工作模式时为所述扩展芯片的存储单元的字线电压提供工作电压；
所述扩展芯片还包括一指令与控制逻辑器，以用于判断所述扩展芯片是否处于接收命令的工作状态，若否，将所述扩展芯片的高压电荷泵关闭，若是，则将所述扩展芯片的高压电荷泵保持激活工作模式；
其中，基于同一所述共享外部引脚接收到的同一外部控制信号，所述存储芯片中的高压电荷泵和所述扩展芯片中的高压电荷泵工作在不同的工作状态。
7.如权利要求6所述的存储封装芯片，其特征在于，所述存储芯片和所述扩展芯片分别接收来自所述外部引脚的外部输入信号；
所述存储芯片包括一高压电荷泵，以用于在激活工作模式时为所述存储芯片的存储单元的字线电压提供工作电压；
所述存储芯片还包括一指令与控制逻辑器，以用于判断所述存储芯片是否处于接收命令的工作状态，若否，将所述存储芯片的高压电荷泵切换至低功耗待机工作模式，若是，则将所述存储芯片的高压电荷泵保持激活工作模式；
其中，所述存储芯片的高压电荷泵进一步用于在低功耗待机工作模式下，将所述存储芯片的存储单元的字线电压偏置至一预设电压。
8.如权利要求6所述的存储封装芯片，其特征在于，所述扩展芯片进一步包括一低压基准源，以用于为所述扩展芯片提供基准电压；
所述扩展芯片的指令与控制逻辑器进一步用于在判定所述扩展芯片未处于接收命令的工作状态时，将所述扩展芯片的低压基准源切换至低功耗待机工作模式。
9.如权利要求6所述的存储封装芯片，其特征在于，所述扩展芯片的指令与控制逻辑器进一步包括一判断处理模块；所述判断处理模块用于判断所述扩展芯片的命令执行是否已完成，并且判断所述扩展芯片的是否处于片选选中状态；其中，在所述判断处理模块判定所述扩展芯片的命令执行已完成，并且判定所述扩展芯片未处于片选选中状态时，判定所述扩展芯片未处于接收命令的工作状态。
10.如权利要求9所述的存储封装芯片，其特征在于，所述扩展芯片进一步包括一状态寄存器，所述状态寄存器具有用于设置所述扩展芯片的工作状态的忙碌位；
在所述判断处理模块判定所述扩展芯片的命令执行已完成时，设置所述扩展芯片的状态寄存器的所述忙碌位为空闲状态；
在所述判断处理模块判定所述扩展芯片的命令执行未完成时，则设置所述忙碌位为忙碌状态。
11.如权利要求6所述的存储封装芯片，其特征在于，所述扩展芯片为应答保护单调计数器芯片，所述存储芯片为非易失性闪存芯片。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105515370A (zh) * 2016-01-27 2016-04-20 上海华虹宏力半导体制造有限公司 电荷泵电路及存储器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6677804B2 (en) * 2002-02-11 2004-01-13 Micron Technology, Inc. Dual bandgap voltage reference system and method for reducing current consumption during a standby mode of operation and for providing reference stability during an active mode of operation
JP5295706B2 (ja) * 2008-10-03 2013-09-18 株式会社東芝 電圧発生回路、及びそれを備えた半導体記憶装置
CN106328205B (zh) * 2016-08-22 2019-08-20 上海华力微电子有限公司 一种嵌入式闪存的电荷泵控制电路结构
CN106787693A (zh) * 2017-02-14 2017-05-31 上海华虹宏力半导体制造有限公司 一种带开关的电荷泵电路
CN111370037A (zh) * 2018-12-25 2020-07-03 北京兆易创新科技股份有限公司 一种电荷泵电路及非易失存储器
CN111816627B (zh) * 2020-09-09 2020-12-08 武汉新芯集成电路制造有限公司 一种存储封装芯片及其引脚复用方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105515370A (zh) * 2016-01-27 2016-04-20 上海华虹宏力半导体制造有限公司 电荷泵电路及存储器

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