CN214540759U

CN214540759U - Fpga芯片及电子系统

Info

Publication number: CN214540759U
Application number: CN202120400643.0U
Authority: CN
Inventors: 马鑫; 周垣; 王仙芳; 白蕊霞
Original assignee: Gowin Semiconductor Corp
Current assignee: Gowin Semiconductor Corp
Priority date: 2021-02-23
Filing date: 2021-02-23
Publication date: 2021-10-29
Anticipated expiration: 2031-02-23

Abstract

本实用新型提供了一种FPGA芯片及电子系统，能够通过Quad SPI配置接口进行FPGA芯片的配置，相比于现有的基于标准SPI接口的配置方案，实现了FPGA芯片配置效率的四倍提升。此外，本实用新型方案还可以兼容现有的基于标准SPI配置接口进行FPGA芯片配置的方案。本实用新型的FPGA芯片及电子系统，由于配置效率高，配置时间短，因此能满足一些有高配置效率需求场景的应用需求，比如在通讯领域对高性能FPGA芯片的应用需求。

Description

FPGA芯片及电子系统

技术领域

本实用新型涉及可编程逻辑器件技术领域，特别涉及一种FPGA芯片及电子系统。

背景技术

集成电路芯片的分类方法很多，按照功能可分为存储器(Memory)、微处理器(Micro Controller Unit，MCU)、定制电路(Application Specific IntegratedCircuits，ASICs)和可编程逻辑器件。可编程逻辑器件中有可分为SPLD(SimpleProgrammable Logic Device，简单可编程逻辑器件)、CPLD(Complex Programmable LogicDevice，复杂可编程逻辑器件)、FPGA(Field-Programmable Gate Array，现场可编程逻辑门阵列)。其中，FPGA芯片如今已成为主流，被广泛地应用到各个领域中，如工业控制、嵌入式系统、密码学、航空飞船、网络等。这主要源于FPGA芯片具有性能高、一次性工程费用成本低的优势，非常适合大电路的实现及其快速上市的时间。

FPGA芯片的配置数据通常存储在其内部的易失性的配置存储器(configure RAM)中，在FPGA芯片上电之后，且FPGA芯片在进入用户模式以按照用户设计的功能正常工作之前，外部电路需要将配置数据重新载入到该配置存储器中，在FPGA芯片配置完成之后，内部的寄存器以及I/O管脚才能初始化(initialization)，且等到初始化完成以后，FPGA芯片才会进入用户模式。而且目前外部电路一般采用SPI配置接口来对FPGA芯片进行配置，该SPI配置接口仅支持使用单根数据线对FPGA芯片进行配置。如CN 110781117公开的一种基于FPGA的SPI扩展总线接口以及片上系统，其通过多个功能接口分别连接对应的外部设备，从而实现对应的外部设备之间的SPI通信。

但是，随着FPGA芯片的应用越来越广泛，用户对FPGA芯片处理能力的要求也越来越高，所采用的FPGA芯片型号也随着应用复杂度的提升而不得不升级到更高等级。这些高等级型号的FPGA芯片由于功能的更为强大，逻辑资源更为丰富，其所需要的配置文件也变得更大，由此导致使用SPI配置接口进行FPGA配置时所需要的时间也成倍地增加，配置效率低，配置周期长，这对FPGA芯片在一些有高配置效率需求场景的应用带来了困难，比如在通讯领域中使用的FPGA芯片，如果配置时间过长会导致通讯响应中断的问题。

实用新型内容

本实用新型的目的在于提供一种FPGA芯片及电子系统，能够减少进行FPGA配置时所需要的时间，提高FPGA配置效率。

为实现上述目的，本实用新型提供一种FPGA芯片，所述FPGA芯片具有与外部的主机连接的Quad SPI配置接口，所述主机通过所述Quad SPI配置接口向所述FPGA芯片写入配置数据；其中，所述Quad SPI配置接口具有分别通过相应的信号线与所述主机的相应引脚连接的：一个时钟信号引脚、一个片选信号引脚以及第一至第四数据信号引脚。

可选地，所述FPGA芯片具有SPI配置模式和Quad SPI配置模式；

在所述SPI配置模式下，所述Quad SPI配置接口的第三数据信号引脚和第四数据信号引脚空闲，所述Quad SPI配置接口的第一数据信号引脚和第二数据信号引脚均为单向通信的数据信号引脚，且所述Quad SPI配置接口的第一数据信号引脚作为用于实现所述主机对所述FPGA芯片进行配置回读的数据输出引脚，所述Quad SPI配置接口的第二数据信号引脚作为用于实现所述主机对所述FPGA芯片进行编程写入的数据输入引脚；

在所述Quad SPI配置模式下，所述Quad SPI配置接口的第一至第四数据信号引脚均为双向通信的数据信号引脚。

可选地，所述FPGA芯片内部还设有Quad SPI控制器以及FPGA配置控制器，所述Quad SPI控制器连接在所述Quad SPI配置接口和所述FPGA配置控制器之间。

可选地，所述FPGA配置控制器还连接有配置存储器，所述配置存储器位于所述FPGA芯片的内部，或者，所述配置存储器位于所述FPGA芯片的外部。

可选地，所述配置存储器为SRAM存储器或FLASH存储器。

可选地，所述配置存储器通过SPI系统总线或者Quad SPI系统总线与所述FPGA配置控制器通信连接。

可选地，所述Quad SPI控制器包括：发送/接收控制逻辑电路、移位寄存器、缓存寄存器，其中，所述发送/接收控制逻辑电路连接所述Quad SPI配置接口的时钟信号引脚和片选信号引脚，所述移位寄存器连接所述Quad SPI配置接口的第一至第四数据信号引脚，所述发送/接收控制逻辑电路和所述移位寄存器还同时连接所述缓存寄存器，所述缓存寄存器连接所述FPGA配置控制器。

可选地，所述FPGA配置控制器包括中断模块、控制寄存器、状态寄存器、读写数据寄存器和擦除数据寄存器；所述中断模块外接所述主机的中断向量表，并连接所述控制寄存器和状态寄存器；所述控制寄存器、状态寄存器、读写数据寄存器和擦除数据寄存器均与所述配置存储器通信连接。

基于同一实用新型构思，本实用新型还提供一种电子系统，其包括主机以及本实用新型所述的FPGA芯片，所述FPGA芯片通过Quad SPI配置接口与所述主机通信连接。

可选地，所述主机和所述FPGA芯片集成在同一片上系统中。

与现有技术相比，本实用新型的FPGA芯片及电子系统，能够通过Quad SPI配置接口进行FPGA芯片的配置，相比于现有的基于标准SPI接口的配置方案，实现了FPGA芯片配置效率的四倍提升。此外，本实用新型方案还可以兼容现有的基于标准SPI配置接口进行FPGA芯片配置的方案。

附图说明

图1是本实用新型一实施例的FPGA芯片及电子系统的系统架构示意图。

图2是本实用新型一实施例的Quad SPI控制器的系统架构示意图。

图3是本实用新型一实施例的FPGA配置控制器的系统架构示意图。

图4是本实用新型另一实施例的FPGA芯片及电子系统的系统架构示意图。

图5是本实用新型又一实施例的FPGA芯片及电子系统的系统架构示意图。

图6是图4或图5中的FPGA配置控制器的系统架构示意图。

具体实施方式

以下结合附图和具体实施例对本实用新型提出的技术方案作进一步详细说明。根据下面说明，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

请参考图1，本实用新型一实施例提供一种FPGA芯片10，所述FPGA芯片10具有与外部的主机20连接的Quad SPI配置接口101，所述主机20通过所述Quad SPI配置接口101向所述FPGA芯片10写入配置数据。

其中，所述Quad SPI配置接口101具有一个时钟信号引脚clk、一个片选信号引脚cs以及第一至第四数据信号引脚io0～io3四个数据信号引脚，且各个引脚分别通过相应的信号线与所述主机20的相应引脚连接。由此Quad SPI配置接口101与所述主机20之间有一根时钟信号线、一根片选信号线以及四根数据信号线。

Quad SPI配置接口101是能够一个时钟周期内传输四个数据位(4bit)信息。这样，在相同时钟频率下，相比现有的具有一根数据线的标准SPI配置接口，Quad SPI配置接口的数据传输速率高。因此，在主机20通过Quad SPI配置接口101对FPGA芯片10进行配置时，配置时间缩短，配置效率提高。

本实施例中，所述FPGA芯片10内部还设有Quad SPI控制器102、FPGA配置控制器103以及配置存储器104，所述Quad SPI控制器102连接在所述Quad SPI配置接口101和所述FPGA配置控制器103之间，所述配置存储器104连接FPGA配置控制器103，用于存储相应的配置数据。

可选地，所述配置存储器104可以为SRAM存储器或具有标准SPI接口的FLASH存储器(即仅支持一根数据线)或者具有Quad SPI接口的FLASH存储器(即支持四根数据线)。也就是说，配置存储器104可以通过SPI系统总线或者Quad SPI系统总线与所述FPGA配置控制器103通信连接，本实用新型的技术方案对此不作限定。

Quad SPI控制器102用于在控制阶段对主机20下发的SPI控制命令进行解析，并根据命令解析结果完成对应的命令操作，以及，用于在数据传输阶段完成FPGA配置数据的写入或读出。其中，为了兼容支持具有标准SPI接口和Quad SPI接口的配置存储器104，QuadSPI控制器101在控制阶段支持的SPI控制命令包括但不限于以下内容：(1)SPI编程FPGA指令：该指令表示主机20将使用SPI接口对FPGA芯片10进行编程写入；(2)SPI回读FPGA指令：该指令表示主机20将使用SPI接口对FPGA芯片10进行配置回读；(3)Quad SPI编程FPGA指令：该指令表示主机20将使用Quad SPI接口对FPGA芯片10进行编程写入；(4)Quad SPI回读FPGA指令：该指令表示主机20将使用Quad SPI接口对FPGA芯片10进行配置回读。

因此，本实施例的所述FPGA芯片10具有SPI配置模式和Quad SPI配置模式。

在所述SPI配置模式下，所述Quad SPI配置接口101的第三数据信号引脚io2和第四数据信号引脚io3空闲(或者说浮置)，所述Quad SPI配置接口101的第一数据信号引脚io0和第二数据信号引脚io1均为单向通信的数据信号引脚，且所述Quad SPI配置接口101的第一数据信号引脚作io0为用于实现所述主机20对所述FPGA芯片10进行配置回读的数据输出引脚(又可以称为主机输入引脚，等效于标准SPI配置接口的MISO引脚)，所述Quad SPI配置接口的第二数据信号引脚io1作为用于实现所述主机20对所述FPGA芯片10进行编程写入的数据输入引脚(又可以称为主机输出引脚，等效于标准SPI配置接口的MISi引脚)。此时Quad SPI配置接口101等效于现有的标准SPI配置接口。

在所述SPI配置模式下，主机20对FPGA芯片10进行配置的过程包括：

主机20发送SPI编程FPGA指令，并通过Quad SPI配置接口101传输给Quad SPI控制器102；

Quad SPI控制器102解析SPI编程FPGA指令，并根据命令解析结果控制FPGA配置控制器103完成对配置存储器104的FPGA配置数据的写入或读出，该阶段中，FPGA芯片10通过Quad SPI配置接口101接收主机20的时钟信号clk、配置命令和配置数据，尤其是通过QuadSPI配置接口101的第一数据信号引脚io0接收配置数据，FPGA芯片10还能进一步给出需要向主机20反馈的配置状态信号以及配置完成指示信号等；

主机发送SPI回读FPGA指令，并通过Quad SPI配置接口101传输给Quad SPI控制器102；

Quad SPI控制器102解析SPI回读FPGA指令，并根据命令解析结果控制FPGA配置控制器103向主机20反馈配置状态信号、配置完成指示信号以及写入的配置数据等数据信息，该阶段中，FPGA芯片10通过Quad SPI配置接口101的第二数据信号引脚io1向主机20反馈配置数据、配置状态信号以及配置完成指示信号等数据信息，以完成主机20对FPGA芯片的配置数据、配置状态信号、配置完成指示信号等数据信息的回读。

在Quad SPI配置模式下，所述Quad SPI配置接口101的第一至第四数据信号引脚io0～io3均为双向通信的数据信号引脚。此时，主机20对FPGA芯片10进行配置的过程包括：

主机20发送Quad SPI编程FPGA指令，并通过Quad SPI配置接口101传输给QuadSPI控制器102；

Quad SPI控制器102解析Quad SPI编程FPGA指令，并根据命令解析结果控制FPGA配置控制器103完成对配置存储器104的FPGA配置数据的写入或读出，该阶段中，FPGA芯片10通过Quad SPI配置接口101接收主机20的时钟信号clk、配置命令和配置数据，尤其是通过Quad SPI配置接口101的第一至第四数据信号引脚io0～io3接收配置数据，FPGA芯片10还能进一步给出需要向主机20反馈的配置状态信号以及配置完成指示信号等；

主机发送Quad SPI回读FPGA指令，并通过Quad SPI配置接口101传输给Quad SPI控制器102；

Quad SPI控制器102解析Quad SPI回读FPGA指令，并根据命令解析结果控制FPGA配置控制器103向主机20反馈配置状态信号、配置完成指示信号以及写入的配置数据等数据信息，该阶段中，FPGA芯片10通过Quad SPI配置接口101的第一至第四数据信号引脚io0～io3向主机20反馈配置数据、配置状态信号以及配置完成指示信号等数据信息，以完成主机20对FPGA芯片的配置数据、配置状态信号、配置完成指示信号等数据信息的回读。

由上可见，本实施例的FPGA芯片，既可以支持SPI编程FPGA指令与SPI回读FPGA指令，以兼容传统的SPI配置模式，又可以支持Quad SPI编程FPGA指令与Quad SPI回读FPGA指令，以实现Quad SPI配置模式，从而提高FPGA配置效率。

需要说明的是，本实施例中的Quad SPI控制器102和FPGA配置控制器103可以是本领域技术人员所熟知的任意合适的基于FPGA芯片内部的逻辑电路资源所形成的控制器，本实用新型的技术方案对此不作具体限定，其只要实现上述的功能即可。

作为一种示例，请参考图2，Quad SPI控制器102包括基于FPGA芯片内部的逻辑电路资源形成的：发送/接收控制逻辑电路102a、移位寄存器102b、缓存寄存器102c，其中，所述发送/接收控制逻辑电路102a连接所述Quad SPI配置接口101的时钟信号引脚clk和片选信号引脚cs；所述移位寄存器102b连接所述Quad SPI配置接口101的第一至第四数据信号引脚io0～io3，所述发送/接收控制逻辑电路102a和所述移位寄存器102b还同时连接所述缓存寄存器102c，所述缓存寄存器102c连接所述FPGA配置控制器102。

所述Quad SPI控制器102通过缓存寄存器102c配置FPGA配置控制器103以及内部的其他寄存器。

缓存寄存器102c通过包含的发送缓冲区和接收缓冲区保存传输过程中的临时数据，并且通过分频选择功能来控制主机20到FPGA配置控制器103之间的通讯速度。

所述Quad SPI控制器102通过移位寄存器102b传输缓存寄存器102c的发送缓冲区和接收缓冲区中的数据，并控制Quad SPI配置接口101的第一至第四数据信号引脚io0～io3上的串行数据发送和接收。

所述Quad SPI控制器102通过发送/接收控制逻辑102a对主机20下发的SPI控制命令(包括SPI编程FPGA命令、SPI回读FPGA命令、Quad SPI编程FPGA命令、Quad SPI回读FPGA命令)进行解析，并生成相应的控制逻辑，以控制FPGA配置控制器103进行FPGA配置和回读，以及，根据接收到的时钟信号和片选信号控制通信。

作为一种示例，请参考图3和图6，所述FPGA配置控制器103包括控制寄存器103a、状态寄存器103b、读写数据寄存器103c、擦除数据寄存器103d和中断模块103e。所述中断模块103e外接所述主机20的中断向量表，并连接所述控制寄存器103a和状态寄存器103b；所述控制寄存器103a、状态寄存器103b、读写数据寄存器103c、擦除数据寄存器103d均与片内的配置存储器104或者片外的配置存储器30通信连接。且当配置存储器为片外的配置存储器30时，所述控制寄存器103a、状态寄存器103b、读写数据寄存器103c、擦除数据寄存器103d通过存储接口103f与片外的配置存储器30连接，存储接口103f可以是具有一根数据线或者两根数据线的SPI接口，也可以是具有四根数据线的Quad SPI接口(可简称为QSPI接口)。

其中，控制寄存器103a用于存储相应的控制信号，状态寄存器103b用于存储相应的配置状态信号等，读写数据寄存器用于实现对配置存储器104或配置存储器30的读写操作，擦除数据寄存器103d用于实现对配置存储器104或配置存储器30的擦除操作。中断模块103e用于实现主机20对FPGA芯片10进行配置或者回读时的中断操作。

请参考图1至图3，基于同一实用新型构思，本实施例还提供一种电子系统，其包括主机20以及本实用新型所述FPGA芯片10，所述FPGA芯片10通过Quad SPI配置接口101与所述主机20通信连接。

所述主机20可以和所述FPGA芯片10集成在同一片上系统中，也可以不集成在同一片上系统中。所述主机20例如是中央处理器、微处理器、单片机、上位机等。

请参考图4，本实用新型另一实施例提供一种FPGA芯片10，所述FPGA芯片10具有与外部的主机20连接的Quad SPI配置接口101，所述主机20通过所述Quad SPI配置接口101向所述FPGA芯片10写入配置数据。

请参考图4和图6，该实施例与图1所示的实施例相比，区别在于，FPGA芯片10内部没有集成片内的配置存储器，FPGA芯片10具有存储接口103f，该存储接口为四线的标准SPI接口，通过标准的SPI总线连接一外部的配置存储器30，配置存储器30可以是具有四线的标准SPI接口的FLASH存储器，也可以是具有六线的Quad SPI接口的FLASH存储器。其中，所述标准的SPI总线具有四条线路，具体是一条时钟信号线clk、一条片选信号线cs、一条主设备数据输入且从设备数据输出的数据线MOS1、一条主设备数据输出且从设备数据输入的数据线MOS0，所述四线的标准SPI接口具有与所述标准的SPI总线的四条线路一一对应连接的四个引脚，所述六线的Quad SPI接口除了具有与所述标准的SPI总线的四条线路一一对应连接的四个引脚以外，还具有另外两个数据引脚，当六线的Quad SPI接口接入到所述标准的SPI总线上时，其另外两个数据引脚闲置。

请参考图4，本实施例提供一种电子系统，其包括主机20以及本实用新型所述FPGA芯片10，所述FPGA芯片10通过Quad SPI配置接口101与所述主机20通信连接。

请参考图5，本实用新型另一实施例提供一种FPGA芯片10，所述FPGA芯片10具有与外部的主机20连接的Quad SPI配置接口101，所述主机20通过所述Quad SPI配置接口101向所述FPGA芯片10写入配置数据。

请参考图5和图6，该实施例与图1所示的实施例相比，区别在于，FPGA芯片10内部没有集成片内的配置存储器，FPGA芯片10具有存储接口103f，存储接口103f为六线的QSPI接口，通过六线的QSPI总线连接一外部的配置存储器30，配置存储器30是具有六线的QuadSPI接口的FLASH存储器。其中，所述六线的QSPI总线具有六条线路，具体是一条时钟信号线clk、一条片选信号线cs、四条数据线，所述六线的QSPI接口具有与所述QSPI总线的六条线路一一对应连接的六个引脚。

请参考图5，本实施例提供一种电子系统，其包括主机20以及本实用新型所述FPGA芯片10，所述FPGA芯片10通过Quad SPI配置接口101与所述主机20通信连接。

综上所述，本实用新型的FPGA芯片及电子系统，能够通过Quad SPI配置接口进行FPGA芯片的配置，相比于现有的基于标准SPI接口的配置方案，实现了FPGA芯片配置效率的四倍提升。此外，本实用新型方案还可以兼容现有的基于标准SPI配置接口进行FPGA芯片配置的方案。本实用新型的FPGA芯片及电子系统，由于配置效率高，配置时间短，因此能满足一些有高配置效率需求场景的应用需求，比如在通讯领域对高性能FPGA芯片的应用需求。

此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

可以理解的是，虽然本实用新型已以较佳实施例披露如上，然而上述实施例并非用以限定本实用新型。对于任何熟悉本领域的技术人员而言，在不脱离本实用新型技术方案范围情况下，都可利用上述揭示的技术内容对本实用新型技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本实用新型技术方案保护的范围内。

而且还应该理解的是，本实用新型并不限于此处描述的特定的方法、材料、制造技术、用法和应用，它们可以变化。还应该理解的是，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本实用新型的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”、“一种”以及“该”包括复数基准，除非上下文明确表示相反意思。因此，例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。因此，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此处描述的结构将被理解为还引述该结构的功能等效物。可被解释为近似的语言应该被那样理解，除非上下文明确表示相反意思。

Claims

1.一种FPGA芯片，其特征在于，所述FPGA芯片具有与外部的主机连接的Quad SPI配置接口，所述主机通过所述Quad SPI配置接口向所述FPGA芯片写入配置数据；其中，所述QuadSPI配置接口具有分别通过相应的信号线与所述主机的相应引脚连接的：一个时钟信号引脚、一个片选信号引脚以及第一至第四数据信号引脚。

2.如权利要求1所述的FPGA芯片，其特征在于，所述FPGA芯片具有SPI配置模式和QuadSPI配置模式；

3.如权利要求1所述的FPGA芯片，其特征在于，所述FPGA芯片内部还设有Quad SPI控制器以及FPGA配置控制器，所述Quad SPI控制器连接在所述Quad SPI配置接口和所述FPGA配置控制器之间。

4.如权利要求3所述的FPGA芯片，其特征在于，所述FPGA配置控制器还连接有配置存储器，所述配置存储器位于所述FPGA芯片的内部，或者，所述配置存储器位于所述FPGA芯片的外部。

5.如权利要求4所述的FPGA芯片，其特征在于，所述配置存储器为SRAM存储器或FLASH存储器。

6.如权利要求4所述的FPGA芯片，其特征在于，所述配置存储器通过SPI系统总线或者Quad SPI系统总线与所述FPGA配置控制器通信连接。

7.如权利要求3-6中任一项所述的FPGA芯片，其特征在于，所述Quad SPI控制器包括：发送/接收控制逻辑电路、移位寄存器、缓存寄存器，其中，所述发送/接收控制逻辑电路连接所述Quad SPI配置接口的时钟信号引脚和片选信号引脚，所述移位寄存器连接所述QuadSPI配置接口的第一至第四数据信号引脚，所述发送/接收控制逻辑电路和所述移位寄存器还同时连接所述缓存寄存器，所述缓存寄存器连接所述FPGA配置控制器。

8.如权利要求4-6中任一项所述的FPGA芯片，其特征在于，所述FPGA配置控制器包括中断模块、控制寄存器、状态寄存器、读写数据寄存器和擦除数据寄存器；所述中断模块外接所述主机的中断向量表，并连接所述控制寄存器和状态寄存器；所述控制寄存器、状态寄存器、读写数据寄存器和擦除数据寄存器均与所述配置存储器通信连接。

9.一种电子系统，其特征在于，包括主机以及权利要求1-8中任一项所述的FPGA芯片，所述FPGA芯片通过Quad SPI配置接口与所述主机通信连接。

10.如权利要求9所述的电子系统，其特征在于，所述主机和所述FPGA芯片集成在同一片上系统中。