CN112187341B - 一种基于fpga的数据模拟源及其搭建与控制方法 - Google Patents

一种基于fpga的数据模拟源及其搭建与控制方法 Download PDF

Info

Publication number
CN112187341B
CN112187341B CN202011064869.4A CN202011064869A CN112187341B CN 112187341 B CN112187341 B CN 112187341B CN 202011064869 A CN202011064869 A CN 202011064869A CN 112187341 B CN112187341 B CN 112187341B
Authority
CN
China
Prior art keywords
data
core
channel
clock
simulation source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011064869.4A
Other languages
English (en)
Other versions
CN112187341A (zh
Inventor
孙勇
王建民
史佳翔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Harbin University of Science and Technology
Original Assignee
Harbin University of Science and Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Harbin University of Science and Technology filed Critical Harbin University of Science and Technology
Priority to CN202011064869.4A priority Critical patent/CN112187341B/zh
Publication of CN112187341A publication Critical patent/CN112187341A/zh
Application granted granted Critical
Publication of CN112187341B publication Critical patent/CN112187341B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B17/00—Monitoring; Testing
    • H04B17/0082—Monitoring; Testing using service channels; using auxiliary channels
    • H04B17/0087—Monitoring; Testing using service channels; using auxiliary channels using auxiliary channels or channel simulators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B7/00—Radio transmission systems, i.e. using radiation field
    • H04B7/14—Relay systems
    • H04B7/15—Active relay systems
    • H04B7/185—Space-based or airborne stations; Stations for satellite systems
    • H04B7/1851—Systems using a satellite or space-based relay
    • H04B7/18517—Transmission equipment in earth stations
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B7/00—Radio transmission systems, i.e. using radiation field
    • H04B7/14—Relay systems
    • H04B7/15—Active relay systems
    • H04B7/185—Space-based or airborne stations; Stations for satellite systems
    • H04B7/1853—Satellite systems for providing telephony service to a mobile station, i.e. mobile satellite service
    • H04B7/18539—Arrangements for managing radio, resources, i.e. for establishing or releasing a connection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B7/00—Radio transmission systems, i.e. using radiation field
    • H04B7/14—Relay systems
    • H04B7/15—Active relay systems
    • H04B7/185—Space-based or airborne stations; Stations for satellite systems
    • H04B7/1853—Satellite systems for providing telephony service to a mobile station, i.e. mobile satellite service
    • H04B7/18569—Arrangements for system physical machines management, i.e. for construction operations control, administration, maintenance

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • General Engineering & Computer Science (AREA)
  • Astronomy & Astrophysics (AREA)
  • Aviation & Aerospace Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Logic Circuits (AREA)

Abstract

本发明属于卫星数传技术领域，具体涉及一种基于FPGA的数据模拟源及其搭建与控制方法，所述数据模拟源包括：核心控制部分、总线部分、存储部分、隔离电源部分和供电电路部分；所述核心控制部分包括核心控制器(FPGA)及其配置电路、时钟模块、通道和调试接口。对FPGA进行的底层逻辑搭建，提高了数据模拟源的稳定性和通用性，使其能够很好的满足遥感卫星数传分系统的地面调试和测试要求。通过模式配置选择工作模式，实现在不同通路配合下的信号输出，以满足不同的任务要求。

Description

一种基于FPGA的数据模拟源及其搭建与控制方法
技术领域
本发明属于卫星数传技术领域，具体涉及一种基于FPGA的数据模拟源及其搭建与控制方法。
背景技术
在卫星的研制阶段，需进行遥感卫星数传分系统的地面调试和测试。考虑到卫星星载设备的特殊性，一般在对接试验中，不会携带星上单机，而是携带性能指标与星上单机相当的地面模拟设备，即数据模拟源。
数据模拟源主要用于数传分系统的功能验证、装星测试、卫星与接收系统对接试验、地面接收系统相关设备的调试等提供数据源。随着卫星型号的增多，各个型号的卫星对数据模拟源均有需求，在卫星型号的研制过程中，数传分系统功能和性能的验证必不可少。因此，要求数据模拟源能够模拟多种卫星型号所需求的数据格式和速率的能力，为检验卫星数传分系统性能指标提供合适的试验条件。
发明内容
针对上述存在的技术问题，本发明提供一种基于FPGA的数据模拟源，包括：核心控制部分、总线部分、存储部分、隔离电源部分、供电电路部分和通道部分；所述核心控制部分分别与总线部分、存储部分和隔离电源部分连接；所述供电电路部分通过总线部分与核心控制部分连接；所述通道部分通过隔离电源部分与核心控制部分连接；
所述隔离电源部分采用隔离芯片；通过隔离芯片将电源和其它部分隔离开；
所述核心控制部分包括核心控制器及其配置电路、时钟模块和调试接口；
所述核心控制器采用FPGA，分别与时钟模块和调试接口连接；
所述通道部分由时钟模块进行控制，所述通道部分的每个通道在不同时钟控制下的通道之间互不影响、时序独立。
所述总线部分选用PXIe总线；所述存储部分采用DDR4存储器；所述通道部分的每个通道采用LVDS接口进行信号输出。
所述时钟模块有3组，包括：90MHz输入时钟、150MHz输入时钟和300MHz差分时钟；所述通道有4路。
所述FPGA由标准IP核和自建IP核搭建而成。
所述标准IP核包括：microblaze嵌入式软核、clocking wizard IP核和XDMA IP核；
所述microblaze嵌入式软核将其他标准IP核和自建IP核通过AXI总线(AXISmartConnect)进行连接；
所述90MHz输入时钟通过clocking wizard IP核生成100MHz时钟供microblaze嵌入式软核使用；
所述150MHz输入时钟通过clocking wizard IP核生成3组时钟分别为50MHz、52MHz和29MHz，供所述的4路通道使用；其中1个时钟供2路通道使用，另外2个时钟分别供另外2路通道使用；
所述300MHz差分时钟供所述存储部分使用。
所述自建IP核包含5个FIFO，分别建立smv通路、d通路、z通路、n通路和p通路；
所述FIFO的缓存数据为8位宽；所述smv通路的通道数据为两位宽；所述d、z、n、p四路通路的通道数据各为一位宽；
所述smv通路和p通路为选择输出关系，采用同一条通道输出。
一种基于FPGA的数据模拟源的底层逻辑搭建方法，采用所述基于FPGA的数据模拟源，包括：
针对所述标准IP核，所述microblaze嵌入式软核用于提供主控功能，通过AXI总线控制其他标准IP核和自建IP核；
所述XDMA IP核用于实现dma传输，配置所述数据模拟源的硬件板卡ID；根据配置的ID内容，对所述数据模拟源编写相应的板卡驱动，使计算机可以识别所述数据模拟源；
针对所述自建IP核，所述smv通路具有7个状态，分别为空闲状态、无效时钟状态T2、T4和T6、有效时钟状态T1、T3和T5；所述7个状态的时间设置由相应的上位机软件通过PXle总线进行配置；所述7个状态之间的转换由所述自建IP核的状态计数器实现；
所述smv通路设定在有效时钟状态时，每个时钟周期上升沿到来时，将8位宽的FIFO缓存数据高2位进行数据输出，每4个时钟周期对FIFO缓存数据进行一次更新；
对于smv通路的有效时钟状态T3，设置其数据输出的数据包数量N，每包数据为1024bit；当状态计数器计满时，如果已传输数据包的数量没有达到N，则跳回T3状态继续传输；如果已传输数据包的数量达到N，则跳转到T4状态；
对于所述d、z、n、p四路通路，每个通路具有三个状态，包括：空闲状态，有效时间，无效时间；各状态的时间设置与状态之间的转换，采用与所述smv通路相同的方式来实现；
通过有限状态机搭建5个所述通路的接口逻辑；进行时序约束、引脚约束、综合运行和效果运行，在PXle总线上完成地址映射，分配地址，完成所述底层逻辑搭建。
一种基于FPGA的数据模拟源的控制方法，采用所述基于FPGA的数据模拟源，包括以下步骤：
步骤1，连接计算机；
将所述数据模拟源通过计算机的PXle接口与计算机连接；
步骤2，进行所述数据模拟源的准备工作；
在xilinx sdk中完成对硬件的控制；通过PXIe总线的dma传输方式将计算机上的模拟数据和参数配置读写到所述存储器部分中，然后将存储器部分中的数据写入FIFO中，并将所述参数配置读写到其对应的寄存器中；
步骤3，所述数据模拟源进入工作状态；
所述数据模拟源采用文件加载方式将原始图像像素数据加载至存储器部分，根据用户配置的相应参数，将存储器中的原始图像像素数据读取到FIFO中，按用户配置的格式和时序，将原始图像像素数据在通道上进行发送。
所述原始图像像素数据为单个或多个文件数据；每个所述文件数据的大小为0-256MB；所述文件加载方式的加载速度不低于100MB/s。
所述数据模拟源可以同时输出四路不同速率的连续数据；
所述将原始图像像素数据在各个通道进行发送的过程中，所述的四路通道中的一路通道通过计算机的模式配置在smv通路和p通路之间进行二选一，对应两种工作模式；其他三路通道则固定匹配d、z、n通路。
本发明的有益效果：
本发明提出一种基于FPGA的数据模拟源及其搭建与控制方法，具有较高的稳定性和通用性，能够很好的满足遥感卫星数传分系统的地面调试和测试要求。实现了误码率低、缓存容量大、发送多通道高速并行的数据模拟源设计。可实现文件加载功能，具备多路载荷数据同时发送功能。可以通过模式配置选择工作模式，实现在不同通路配合下的信号输出，以满足不同的任务要求。本发明设计合理，易于实现，具有很好的实用价值。
附图说明
图1为本发明具体实施方式中所述数据模拟源的硬件设计原理图。
图2为本发明具体实施方式中所述FPGA的底层逻辑搭建图；
图3为图2的a部局部放大图；
图4为图2的b部局部放大图；
图5为图2的c部局部放大图；
图6为图2的d部局部放大图；
图7为图2的e部局部放大图；
图8为图2的f部局部放大图。
图9为本发明具体实施方式中所述自建IP核的搭建图；
图10为图9的a部局部放大图；
图11为图9的b部局部放大图；
图12为图9的c部局部放大图；
图13为图9的d部局部放大图；
图14为图9的e部局部放大图；
图15为图9的f部局部放大图；
图16为图9的g部局部放大图；
图17为图9的h部局部放大图；
图18为图9的i部局部放大图。
图19为本发明具体实施方式中所述所述数据模拟源的控制方法的流程图。
图中：1、计算机至DDR4存储器数据流；2、DDR4存储器至隔离芯片数据流。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施实例，对本发明做出进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
本发明提出一种基于FPGA的数据模拟源，如图1所示，所述数据模拟源的硬件板卡结构包括：核心控制部分、总线部分、存储部分、隔离电源部分、供电电路部分和通道部分；所述核心控制部分分别与总线部分、存储部分和隔离电源部分连接；所述供电电路部分通过总线部分与核心控制部分连接；所述通道部分通过隔离电源部分与核心控制部分连接；
所述核心控制部分包括核心控制器及其配置电路、时钟模块和调试接口(JTAG)；
考虑到设计需求，结合当前测试技术的发展方向，本发明选用FPGA作为所述核心控制器，具体为可配置Microblaze嵌入式软核的Kintex UltraScale系列FPGA，其具有低成本、高性能和低功耗的特点；所述核心控制器的配置电路即FPGA配置电路；所述核心控制器分别与时钟模块和调试接口连接；
所述时钟模块有3组，包括：90MHz输入时钟、150MHz输入时钟和300MHz差分时钟；
所述通道部分由时钟模块进行控制，所述通道部分的每个通道在不同时钟控制下的通道之间互不影响、时序独立。
所述通道有4路，由所述的3组时钟模块进行控制；每个通道采用6路LVDS接口进行信号输出，即4路通道能够同时发送24路LVDS信号；
所述总线部分选用PXIe总线，用于实现所述数据模拟源和计算机之间的通讯；
所述存储部分采用DDR4存储器，包括4片容量为2GB的DDR4存储器，用于实现存储功能；
所述隔离电源部分的电压为3.3V，采用隔离芯片，通过隔离芯片将供电部分和数据模拟源的其它部分隔离开；
所述供电电路的输入电压为5V，输出电压为1.0、1.2、1.8、2.5和3.3V；
所述FPGA的底层逻辑由标准IP核和自建IP核搭建而成，如图2-图8所示；
所述标准IP核由所述FPGA的生产厂家(Xilinx公司)提供，包括：microblaze嵌入式软核、clocking wizard IP核和XDMA IP核；
所述microblaze嵌入式软核用于提供主控功能，将其他标准IP核和自建IP核通过AXI总线(AXI SmartConnect)进行连接并控制；
所述90MHz输入时钟(sys_clk90m)通过clocking wizard IP核生成100MHz时钟供microblaze嵌入式软核使用；
所述150MHz输入时钟(sys_clk_150Mhz)通过clocking wizard IP核生成3组时钟分别为50MHz、52MHz和29MHz，供所述的4路通道使用；其中1个时钟供2路通道使用，另外2个时钟分别供另外2路通道使用；
所述300MHz差分时钟(CLK_300MHz)供存储部分的DDR4存储器(DDR4 SDRAM(MIG))使用；
所述XDMA IP核(DMA/Bridge Subsystem for PCI Express(PCIe))用于实现dma传输，配置所述数据模拟源的硬件板卡ID；根据配置的ID内容，对所述数据模拟源编写相应的板卡驱动，使计算机可以识别所述数据模拟源；
所述自建IP核(Hier_0)包含5个FIFO(FIFO Generator)，如图9-图18所示，每个FIFO按照控制程序要求的格式速率进行数据输出；5个所述FIFO分别建立的通路为：smv通路、d通路、z通路、n通路和p通路；
每个所述通路的数据输出都有其特有的有效传输时间以及无效传输时间；所述smv通路在其第二个有效时钟期间还要实现其特有的可控发包数量；
所述FIFO的缓存数据为8位宽；所述d、z、n、p四路通路的通道数据为一位宽；所述smv通路的通道数据为两位宽；
所述smv通路和p通路为选择输出关系，采用同一条通道输出，即其中一路通路工作时，另一路通路停止工作，因此将smv通路和p通路在一个verilog程序中实现；
通过有限状态机搭建5个所述通路的接口逻辑；
所述smv通路具有7个状态，分别为空闲状态、无效时钟状态T2、T4和T6、有效时钟状态T1、T3和T5；
所述7个状态的时间设置由相应的上位机软件通过PXle总线进行配置，以满足不同的用户需求；
所述7个状态之间的转换由所述自建IP核的状态计数器实现；
所述smv通路设定在有效时钟状态时，每个时钟周期上升沿到来时，将8位宽的FIFO缓存数据高2位进行数据输出，每4个时钟周期对FIFO缓存数据进行一次更新；
对于有效时钟状态T3，设置其数据输出的数据包数量N，每包数据为1024bit；当状态计数器计满时，如果已传输数据包的数量没有达到N，则跳回T3状态继续传输；如果已传输数据包的数量达到N，则跳转到T4状态；
对于所述d、z、n、p四路通路，每个通路具有三个状态，包括：空闲状态，有效时间，无效时间；各状态的时间设置与状态之间的转换，采用与smv通路相同的方式来实现；
进行时序约束、引脚约束、综合运行(run synthesis)和效果运行(runimplementation)，在PXle总线上完成地址映射，给所述存储器部分、AXI_DMA等分配地址，完成底层逻辑(block design)的搭建。
所述数据模拟源的控制方法如图19所示，包括以下步骤：
步骤1，连接计算机；将所述数据模拟源通过计算机的PXle接口与计算机连接；
步骤2，进行所述数据模拟源的准备工作；
在xilinx sdk中完成对硬件的控制；通过PXIe总线的dma传输方式将计算机上的模拟数据和参数配置读写到所述存储器部分中，然后将存储器部分中的数据写入FIFO中，并将所述参数配置读写到其对应的寄存器中，完成所述数据模拟源的准备工作；
步骤3，所述数据模拟源进入工作状态；
计算机将用户指定的原始图像像素数据，通过PXle总线传输到所述数据模拟源；所述数据模拟源采用文件加载方式将原始图像像素数据加载至存储器部分，根据用户配置的相应参数，所述数据模拟源将存储器中的原始图像像素数据读取到FIFO中，按用户配置的格式和时序，在各个通道进行连续不断的循环发送。
所述将原始图像像素数据在各个通道进行发送的过程中，所述的四路通道中的一路通道通过计算机的模式配置在smv通路和p通路之间进行二选一，对应两种工作模式；其他三路通道则固定匹配d、z、n通路。
所述原始图像像素数据为单个或多个文件数据；每个所述文件数据的大小为0-256MB；所述文件加载方式的加载速度不低于100MB/s。
所述数据模拟源可以同时输出四路不同速率的连续数据。

Claims (5)

1.一种基于FPGA的数据模拟源，其特征在于，包括：核心控制部分、总线部分、存储部分、隔离电源部分、供电电路部分和通道部分；所述核心控制部分分别与总线部分、存储部分和隔离电源部分连接；所述供电电路部分通过总线部分与核心控制部分连接；所述通道部分通过隔离电源部分与核心控制部分连接；
所述隔离电源部分采用隔离芯片；
所述核心控制部分包括核心控制器及其配置电路、时钟模块和调试接口；
所述核心控制器采用FPGA，分别与时钟模块和调试接口连接；
所述通道部分由时钟模块进行控制；
所述总线部分选用PXIe总线；所述存储部分采用DDR4存储器；所述通道部分的每个通道采用LVDS接口进行信号输出；
所述时钟模块有3组，包括：90MHz输入时钟、150MHz输入时钟和300MHz差分时钟；所述通道有4路；
所述FPGA由标准IP核和自建IP核搭建而成；
所述标准IP核包括：microblaze嵌入式软核、clocking wizard IP核和XDMA IP核；
所述microblaze嵌入式软核将其他标准IP核和自建IP核通过AXI总线AXISmartConnect进行连接；
所述90MHz输入时钟通过clocking wizard IP核生成100MHz时钟供microblaze嵌入式软核使用；
所述150MHz输入时钟通过clocking wizard IP核生成3组时钟分别为50MHz、52MHz和29MHz，供所述的4路通道使用；其中1个时钟供2路通道使用，另外2个时钟分别供另外2路通道使用；
所述300MHz差分时钟供所述存储部分使用；
其特征在于，所述自建IP核包含5个FIFO，分别建立smv通路、d通路、z通路、n通路和p通路；
所述FIFO的缓存数据为8位宽；所述smv通路的通道数据为两位宽；所述d、z、n、p四路通路的通道数据各为一位宽；
所述smv通路和p通路为选择输出关系，采用同一条通道输出。
2.一种基于FPGA的数据模拟源的底层逻辑搭建方法，采用权利要求1所述的基于FPGA的数据模拟源，包括：
针对所述标准IP核，所述microblaze嵌入式软核用于提供主控功能，通过AXI总线控制其他标准IP核和自建IP核；
所述XDMA IP核用于实现dma传输，配置所述数据模拟源的硬件板卡ID；根据配置的ID内容，对所述数据模拟源编写相应的板卡驱动，使计算机可以识别所述数据模拟源；
针对所述自建IP核，所述smv通路具有7个状态，分别为空闲状态、无效时钟状态T2、T4和T6、有效时钟状态T1、T3和T5；所述7个状态的时间设置由相应的上位机软件通过PXle总线进行配置；所述7个状态之间的转换由所述自建IP核的状态计数器实现；
所述smv通路设定在有效时钟状态时，每个时钟周期上升沿到来时，将8位宽的FIFO缓存数据高2位进行数据输出，每4个时钟周期对FIFO缓存数据进行一次更新；
对于smv通路的有效时钟状态T3，设置其数据输出的数据包数量N，每包数据为1024bit；当状态计数器计满时，如果已传输数据包的数量没有达到N，则跳回T3状态继续传输；如果已传输数据包的数量达到N，则跳转到T4状态；
对于所述d、z、n、p四路通路，每个通路具有三个状态，包括：空闲状态，有效时间，无效时间；各状态的时间设置与状态之间的转换，采用与所述smv通路相同的方式来实现；
通过有限状态机搭建5个所述通路的接口逻辑；进行时序约束、引脚约束、综合运行和效果运行，在PXle总线上完成地址映射，分配地址，完成所述底层逻辑搭建。
3.一种基于FPGA的数据模拟源的控制方法，其特征在于，采用权利要求1所述的基于FPGA的数据模拟源，包括以下步骤：
步骤1，连接计算机；
将所述数据模拟源通过计算机的PXle接口与计算机连接；
步骤2，进行所述数据模拟源的准备工作；
在xilinx sdk中完成对硬件的控制；通过PXIe总线的dma传输方式将计算机上的模拟数据和参数配置读写到所述存储部分中，然后将存储部分中的数据写入FIFO中，并将所述参数配置读写到其对应的寄存器中；
步骤3，所述数据模拟源进入工作状态；
所述数据模拟源采用文件加载方式将原始图像像素数据加载至存储部分，根据用户配置的相应参数，将存储器中的原始图像像素数据读取到FIFO中，按用户配置的格式和时序，将原始图像像素数据在通道上进行发送。
4.根据权利要求3所述的基于FPGA的数据模拟源的控制方法，其特征在于，所述原始图像像素数据为单个或多个文件数据；每个所述文件数据的大小为0-256MB；所述文件加载方式的加载速度不低于100MB/s。
5.根据权利要求4所述的基于FPGA的数据模拟源的控制方法，其特征在于，所述数据模拟源可以同时输出四路不同速率的连续数据；
所述将原始图像像素数据在各个通道进行发送的过程中，所述的四路通道中的一路通道通过计算机的模式配置在smv通路和p通路之间进行二选一，对应两种工作模式；其他三路通道则固定匹配d、z、n通路。
CN202011064869.4A 2020-09-30 2020-09-30 一种基于fpga的数据模拟源及其搭建与控制方法 Active CN112187341B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011064869.4A CN112187341B (zh) 2020-09-30 2020-09-30 一种基于fpga的数据模拟源及其搭建与控制方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011064869.4A CN112187341B (zh) 2020-09-30 2020-09-30 一种基于fpga的数据模拟源及其搭建与控制方法

Publications (2)

Publication Number Publication Date
CN112187341A CN112187341A (zh) 2021-01-05
CN112187341B true CN112187341B (zh) 2022-06-14

Family

ID=73948155

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011064869.4A Active CN112187341B (zh) 2020-09-30 2020-09-30 一种基于fpga的数据模拟源及其搭建与控制方法

Country Status (1)

Country Link
CN (1) CN112187341B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114036090B (zh) * 2021-10-25 2023-10-17 天津市英贝特航天科技有限公司 基于fpga进行dma传输的加密图像缓冲解析模块
CN115017081B (zh) * 2022-06-30 2023-06-23 重庆秦嵩科技有限公司 基于国产fpga的多路srio接口时钟资源共享系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103117797A (zh) * 2013-02-27 2013-05-22 哈尔滨工业大学 高速载荷数据模拟源
CN104898135A (zh) * 2015-06-18 2015-09-09 北京航空航天大学 基于fpga的卫星导航信号模拟方法和模拟系统
CN105553784A (zh) * 2016-01-27 2016-05-04 哈尔滨工业大学 通信信号模拟器
CN110933382A (zh) * 2019-12-31 2020-03-27 哈尔滨理工大学 一种基于fpga实现的车载视频图像画中画显示方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103117797A (zh) * 2013-02-27 2013-05-22 哈尔滨工业大学 高速载荷数据模拟源
CN104898135A (zh) * 2015-06-18 2015-09-09 北京航空航天大学 基于fpga的卫星导航信号模拟方法和模拟系统
CN105553784A (zh) * 2016-01-27 2016-05-04 哈尔滨工业大学 通信信号模拟器
CN110933382A (zh) * 2019-12-31 2020-03-27 哈尔滨理工大学 一种基于fpga实现的车载视频图像画中画显示方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
"Design and Implementation of Satellite Payload Data Loader";Zhao Guangquan等;《电子测量与设备第11次国际会议》;20130819;全文 *
"卫星载荷数据加载器研制";杨兆君;《中国优秀硕士学位论文数据库》;20140315(第3期);全文 *
"卫星高速载荷数据模拟源的研制";朱雨;《中国优秀硕士学位论文全文数据库》;20140315(第3期);第11页至第20页 *

Also Published As

Publication number Publication date
CN112187341A (zh) 2021-01-05

Similar Documents

Publication Publication Date Title
CN101571842B (zh) 一种用于arinc429通讯的pci板卡装置
CN112187341B (zh) 一种基于fpga的数据模拟源及其搭建与控制方法
CN104865457B (zh) 一种通用检测板卡
CN101509805A (zh) 基于现场可编程门阵列的多路并行数据采集系统
CN104915303B (zh) 基于PXIe总线的高速数字I/O系统
CN103744009A (zh) 一种串行传输芯片测试方法、系统及集成芯片
CN107911391A (zh) 一种基于fpga的axi协议与spi协议转换的方法
CN105681145A (zh) 一种基于FPGA的FlexRay通信模块
CN105550119A (zh) 一种基于jtag协议的仿真装置
CN110635985A (zh) 一种FlexRay-CPCIe通信模块
CN105958995B (zh) 一种快速启动fpga的电路和方法
Yang et al. A configurable SPI interface based on APB bus
US7228513B2 (en) Circuit operation verification device and method
CN106569970A (zh) Smi接口器件的调试装置及方法
CN103926846B (zh) 航空弹药模拟与故障生成的系统
CN109085489B (zh) 一种背板功能测试系统、设计方法及测试方法
CN101286181B (zh) 基于dw8051核的现场可编程门阵列片上可编程系统
CN204706031U (zh) 串行外设接口spi总线电路以及电子设备
CN204596391U (zh) 一种分发器
CN103218334A (zh) 基于usb总线和rs485总线的计算机外设级联装置
CN114722001A (zh) 一种软件定义模数混合SoC芯片架构
CN113970896A (zh) 基于fpga芯片的控制装置及电子设备
CN100435110C (zh) 片上系统的片上调试器
CN107436776A (zh) 烧录系统及烧录方法
Nambiar et al. Migrating FPGA based PCI express GENI design to gen2

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant