CN101286181B - 基于dw8051核的现场可编程门阵列片上可编程系统 - Google Patents

Abstract

本发明提供了一种基于DW8051核的现场可编程门阵列片上可编程系统，该片上可编程系统以DW8051核为核心，包括存储器、外部接口和为整个系统提供时钟和复位信号的时钟复位电路；存储器包括ROM程序存储器、扩展数据存储器和内部数据存储器三部分存储空间；外部接口电路包括SFR译码模块、IIC总线接口、外设小系统三个小模块；时钟复位电路包括时钟信号产生和复位产生两个模块。本发明的片上可编程系统由于内部集成了DW8051核，提高了此控制系统的运行速度；由于在FPGA内部实现控制逻辑，增强了系统的抗干扰性，稳定性。本发明可以根据实际系统需要修改相应逻辑算法，具有很强的灵活性和可配置性。

Description

基于DW8051核的现场可编程门阵列片上可编程系统

技术领域

本发明涉及一种基于FPGA(现场可编程门阵列)的片上可编程系统(SOPC)。

背景技术

传统上，为了设计嵌入式系统，设计人员需要选择三类不同的硬件器件——处理器、逻辑器件和存储器。今天，结合所有这些器件可以创造出单个SOC(片上系统)解决方案，从而提高了速度、缩小了尺寸，更重要的是降低了总体系统成本。开发新的SOC器件需要许多关键因素，包括新的开发工具、领先的制造技术和半导体IP核。考虑到技术发展，基于ASIC(专用集成电路)的SOC行业仍面临许多挑战，因此阻碍了其发展。采用CPLD(复杂可编程逻辑器件)可使SOC设计具有显著的灵活性，但由于处理器内核通常是硬核，所以其伸缩性极小。目前，ARM等一些公司推出的各种可配置处理器内核(软核)正在改变着SOC的设计。Altera和Xilinx公司将自己生产的可配置CPLD、FPGA与可配置处理器内核结合在一起，推出了片上可编程系统(SOPC，System On Programmable Chip)解决方案。

SOPC技术，涵盖了嵌入式系统设计技术的全部内容，除了以处理器和实时多任务操作系统为中心的软件设计技术、以PCB(印刷电路板)和信号完整性分析为基础的高速电路设计技术以外，还涉及到软硬件协同设计技术。基于FPGA的SOPC结合了SOC和FPGA各自的优点，一般具有以下基本特征：至少包含一个嵌入式处理器内核；具有小容量片内高速RAM资源；丰富的IPCore资源可供选择；足够的片上可编程逻辑资源；处理器调试接口和FPGA编程接口；可能包含部分可编程模拟电路；单芯片、低功耗、微封装。由于技术参差不齐，目前市面上的部分片上可编程系统运行速度较低，系统的抗干扰性和稳定性差。

DW8051核是Synopsys公司Design Ware库中的一个IP(Intellectual property)核，指令兼容MCS-51系列单片机，其平均运行速度是普通单片机的3倍。是经过业界验证的成熟的8位IP核。

发明内容

本发明针对现有片上可编程系统(SOPC)存在的问题，提供一种系统运行速度快、系统抗干扰性和稳定性强的基于DW8051核的现场可编程门阵列片上可编程系统。

本发明的基于DW8051核的现场可编程门阵列片上可编程系统以DW8051核为核心，包括存储器、外部接口和为整个系统提供时钟和复位信号的时钟复位电路；存储器包括ROM程序存储器、扩展数据存储器和内部数据存储器三部分存储空间；外部接口电路包括SFR(特殊功能寄存器)译码模块、IIC总线接口、外设小系统三个小模块；时钟复位电路包括时钟信号产生和复位信号产生两个模块。

所有外部接口挂接在DW8051的SFR总线上，通过该总线将外部数据映射到内部RAM的SFR寄存器中，通过DW8051的SFR总线的地址线将SFR寄存器的地址送出，通过SFR译码模块，产生选通端，选择相应的外设接口；当信号通过端口输出时，将选通端连接到IIC总线接口和外设小系统模块，并根据寄存器的映射关系，将SFR的输出数据通过总线连到相应的端口，保证外部端口对相应的SFR寄存器进行操作。当外部信号输入时，通过SFR_DATA_IN信号将数据送入SFR译码模块，由译码模块选择正确的数据，送到SFR数据输入总线上。

本发明的片上可编程系统由于内部集成了成熟的DW8051核，平均运行速度是普通单片机的3倍，提高了系统的运行速度；由于在FPGA内部实现控制逻辑，增强了系统的抗干扰性，稳定性。本发明可以根据实际系统需要修改相应逻辑算法，具有很强的灵活性和可配置性。

附图说明

图1是本发明的系统框图。

图2是DW8051宏单元输入输出信号图。

图3是RTL代码设计顶层框图。

图4是时钟信号发生器设计原理图。

图5是复位信号发生器设计原理图。

图6是SFR译码模块设计框图。

图7是IIC模块设计框图。

图8是DW8051模块设计框图。

具体实施方式

如图1所示，本发明的整个系统是以Synopsys公司提供的DW8051核为核心，包括了存储器设计、外部信号接口设计和为整个系统提供时钟和复位信号的设计等三部分。

图2是DW8051宏单元输入输出信号图。它包含了四个独立的寻址路径，即SFR总线、mem总线(外部RAM总线)、iram总线(内部RAM总线)和irom总线(程序存储器总线)；两个串行通信口UARTO和UART1；可编程配置的7个或13个外部中断源；三个定时器/计数器；还有一些指示系统内部执行状态的引出端口。

存储器电路包括了DW8051运行必不可少的ROM(Read Only Memory)、RAM(Random AccessMemory)。外部接口电路部分包括SFR(Special Function Register，特殊功能寄存器)译码模块、IIC总线接口、外设小系统三个小模块。时钟、复位电路包括时钟信号产生、同步复位信号产生两个模块。

由于DW8051本身不提供RAM和ROM部分，在设计时需要在其外围编程配置所需的RAM单元和ROM单元。所以存储器设计部分根据DW8051核的特点，设置了ROM程序存储器、扩展数据存储器和内部数据存储器三部分存储空间。

所有外部接口挂接在DW8051的SFR总线上，通过该总线将外部数据映射到内部RAM的SFR寄存器中。通过DW8051的SFR总线的地址线将SFR寄存器的地址送出，通过SFR译码模块，产生选通端，选择相应的外设接口。

当信号通过端口输出时，将选通端连接到IIC总线接口和外设小系统模块，并根据寄存器的映射关系，将SFR的数据输出总线连到相应的端口，保证外部端口对相应的SFR寄存器进行操作。当外部信号输入时，通过SFR_DATA_IN信号将数据送入SFR译码模块，由译码模块选择正确的数据，送到SFR数据输入总线上。

本发明采用ALTERA的Cyclone II系列的FPGA实现。设计实现通过QUATUS II软件，遵从FPGA设计的一般流程：RTL代码或原理图设计、系统功能仿真、综合、布局布线、时序验证、配置、在线系统测试等。

RTL顶层主要由六部分构成，分别是：时钟信号发生器、复位信号发生器、SFR译码模块、IIC模块、DW8051模块、SFR子系统模块。RTL代码顶层框图如图3所示。时钟信号发生器如图4所示。复位信号发生器如图5所示。SFR译码模块如图6所示。IIC模块如图7所示。DW8051模块如图8所示。其中SFR子系统模块的功能是用来完成与SFR总线数据与外部设备之间的控制逻辑，是用户根据实际外设系统的需要来自行定义的。

系统各模块工作流程：将系统控制软件生成的hex文件作为ROM的初始化文件。当系统上电工作后，由时钟发生器和复位信号发生器生成系统的复位信号和时钟信号，DW8051核调用ROM中的程序来进行系统控制。当DW8051对SFR进行相应操作，分别将控制信号、地址信号和数据输出到SFR的总线上或者将正确的输入数据放到SFR总线上，以供SFR寄存器使用。当DW8051对IIC模块进行控制时，IIC模块要求能够很方便的连接到DW8051内核的SFR总线和译码模块上，接口时序完全符合SFR总线的读写时序。而且，完全实现IIC的主机功能，符合IIC总线规范要求，可以在单主机与多主机系统中应用。提供中断信号，可以使用查询和中断两种方式对数据传输进行控制。

Claims (1)

1.一种基于DW8051核的现场可编程门阵列片上可编程系统，其特征是，以DW8051核为控制核心，包括存储器、外部接口电路和为整个系统提供时钟和复位信号的时钟复位电路，存储器包括ROM程序存储器、扩展数据存储器和内部数据存储器三部分存储空间，三部分存储空间是相互独立的，并且均与DW8051核连接；外部接口电路包括SFR译码模块、IIC总线接口、外设小系统三个小模块，IIC总线接口和外设小系统均与SFR译码模块连接，SFR译码模块与DW8051核连接；时钟复位电路包括时钟信号产生和复位信号产生两个模块，这两个模块是相互独立的，并且均与DW8051核和外设小系统连接；存储器、外部接口电路和时钟复位电路三部分均与DW8051核连接，DW8051核提供三个部分互联的接口。

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