CN103117797A

CN103117797A - 高速载荷数据模拟源

Info

Publication number: CN103117797A
Application number: CN2013100620461A
Authority: CN
Inventors: 刘兆庆; 乔立岩; 马云彤; 朱雨; 王储; 彭喜元
Original assignee: Harbin Institute of Technology
Current assignee: Harbin Institute of Technology
Priority date: 2013-02-27
Filing date: 2013-02-27
Publication date: 2013-05-22
Anticipated expiration: 2033-02-27
Also published as: CN103117797B

Abstract

高速载荷数据模拟源，属于遥感卫星的星上有效载荷技术领域。本发明为了解决遥感卫星的数传分系统在地面调试和测试，对有效载荷频繁进行操作会造成有效载荷损坏的问题。它包括计算机、现场可编程门阵列、E²pROM、Flash阵列、SRAM、可调时钟和24路数据输出LVDS通道，24路数据输出LVDS通道形成四个数据输出通道，每个数据输出通道用于输出6路LVDS信号；现场可编程门阵列包括时钟控制单元、寄存器组、PCIe接口逻辑单元、SRAM控制器、写Flash阵列单元、读Flash阵列单元、E²pROM控制器、四个FIFO缓冲单元、PRN码生成单元和数据发送单元。本发明用于模拟星上有效载荷输出图像像素数据。

Description

高速载荷数据模拟源

技术领域

本发明涉及高速载荷数据模拟源，属于遥感卫星的星上有效载荷技术领域。

背景技术

数传分系统是遥感卫星一个重要的组成部分，卫星在轨运行时，数传分系统负责接收、存储和传输星上有效载荷捕捉到的高分辨率图像的像素数据。

星上有效载荷价格昂贵，容易受损，在地面调试和测试数传分系统时，需要频繁对有效载荷进行操作，这会造成有效载荷的损坏。

发明内容

本发明目的是为了解决遥感卫星的数传分系统在地面调试和测试时，对有效载荷频繁进行操作会造成有效载荷损坏的问题，提供了一种高速载荷数据模拟源。

本发明所述高速载荷数据模拟源，它包括计算机，它还包括现场可编程门阵列、E²pROM、Flash阵列、SRAM、可调时钟和24路数据输出LVDS通道，24路数据输出LVDS通道形成四个数据输出通道，每个数据输出通道用于输出6路LVDS信号；

所述Flash阵列为4*4Flash阵列，

现场可编程门阵列包括时钟控制单元、寄存器组、PCIe接口逻辑单元、SRAM控制器、写Flash阵列单元、读Flash阵列单元、E²pROM控制器、四个FIFO缓冲单元、PRN码生成单元和数据发送单元，

计算机用于预先生成原始图像的像素数据，该像素数据通过PCIe接口发送到PCIe接口逻辑单元，PCIe接口逻辑单元的DMA引擎将像素数据通过SRAM控制器在SRAM中缓存，再通过SRAM控制器经写Flash阵列单元缓存到Flash阵列中；

计算机通过寄存器组发送启动文件加载信号给写Flash阵列单元，写flash阵列单元用于缓存像素数据，写Flash阵列单元通过E²pROM控制器将Flash阵列的坏块标志记录在E²pROM中；

计算机通过寄存器组发送启动发送信号给读Flash阵列单元，读Flash阵列单元用于读Flash阵列，读Flash阵列单元从E²pROM中获得当前Flash阵列的坏块信息，读Flash阵列单元通过四个FIFO缓冲单元将数据发送给数据发送单元；

计算机通过寄存器组发送启动PRN码加载信号给PRN码生成单元，使PRN码生成单元生成PRN10、PRN15和PRN23三种伪随机码，PRN码生成单元生成的数据发送给数据发送单元；

计算机通过发送启动LVDS数据发送信号给数据发送单元，使数据发送单元开始四个通道的LVDS数据输出，

可调时钟的可调时钟信号发送给时钟控制单元，时钟控制单元的时钟信号发送给数据发送单元，数据发送单元通过24路数据输出LVDS通道将接收的数据传送给遥感卫星的数传分系统。

所述24路数据输出LVDS通道将接收的数据在各个LVDS通道进行循环发送。

所述PCIe接口逻辑单元采用硬IP核实现。

Flash阵列的形成为采用空间并行方法将16片Flash每4片并联在一起。

本发明的优点：遥感卫星数传分系统主要负责对地传输星上有效载荷采集的数据。在没有星上有效载荷的情况下，为满足数传分系统在地面上的调试和测试需求，采用本发明所述的高速载荷数据模拟源，能够模拟出符合卫星在轨运行时的数据及时序，并模拟输出4个通道的Ka波段最高300Mbps的连续数据流。它以片内集成了PCIe硬核的Virtex5系列的FPGA为核心控制器件，通过LVDS接口输出24路信号。

本发明所述高速载荷数据模拟源在工作时，使用计算机预先生成原始图像的像素数据，像素数据通过高速数传接口加载到载荷数据模拟源上，根据用户指令，模拟源可以模拟星上载荷产生符合特定要求的像素数据，并按照特定的格式和时序，连续不断地发送数据。

实际应用表明，本发明所述高速载荷数据模拟源具有很好的通用性和灵活性，能够满足遥感卫星数传分系统的地面调试和测试要求。

附图说明

图1是本发明所述高速载荷数据模拟源的原理框图；

图2是本发明所述高速载荷数据模拟源工作原理图；

图3是本发明所述高速载荷数据模拟源的硬件设计原理图；

图4是Flash阵列中4片Flash并联的原理示意图；

图5是Flash阵列的高速缓冲区的组成原理图。

具体实施方式

具体实施方式一：下面结合图1、图2和图3说明本实施方式，本实施方式所述高速载荷数据模拟源，它包括计算机1，它还包括现场可编程门阵列2、E²pROM3、Flash阵列4、SRAM5、可调时钟6和24路数据输出LVDS通道7，24路数据输出LVDS通道7形成四个数据输出通道，每个数据输出通道用于输出6路LVDS信号；

所述Flash阵列4为4*4Flash阵列，

现场可编程门阵列2包括时钟控制单元2-1、寄存器组2-2、PCIe接口逻辑单元2-3、SRAM控制器2-4、写Flash阵列单元2-5、读Flash阵列单元2-6、E²pROM控制器2-7、四个FIFO缓冲单元2-8、PRN码生成单元2-9和数据发送单元2-10，

计算机1用于预先生成原始图像的像素数据，该像素数据通过PCIe接口发送到PCIe接口逻辑单元2-3，PCIe接口逻辑单元2-3的DMA引擎将像素数据通过SRAM控制器2-4在SRAM5中缓存，再通过SRAM控制器2-4经写Flash阵列单元2-5缓存到Flash阵列4中；

计算机1通过寄存器组2-2发送启动文件加载信号给写Flash阵列单元2-5，写flash阵列单元2-5用于缓存像素数据，写Flash阵列单元2-5通过E²pROM控制器2-7将Flash阵列4的坏块标志记录在E²pROM3中；

计算机1通过寄存器组2-2发送启动发送信号给读Flash阵列单元2-6，读Flash阵列单元2-6用于读Flash阵列4，读Flash阵列单元2-6从E²pROM3中获得当前Flash阵列的坏块信息，读Flash阵列单元2-6通过四个FIFO缓冲单元2-8将数据发送给数据发送单元2-10；

计算机1通过寄存器组2-2发送启动PRN码加载信号给PRN码生成单元2-9，使PRN码生成单元2-9生成PRN10、PRN15和PRN23三种伪随机码，PRN码生成单元2-9生成的数据发送给数据发送单元2-10；

计算机1通过发送启动LVDS数据发送信号给数据发送单元2-10，使数据发送单元2-10开始四个通道的LVDS数据输出，

可调时钟6的可调时钟信号发送给时钟控制单元2-1，时钟控制单元2-1的时钟信号发送给数据发送单元2-10，数据发送单元2-10通过24路数据输出LVDS通道7将接收的数据传送给遥感卫星的数传分系统。

本实施方式中数据发送单元2-10的接口电平形式采用LVDS标准，它支持文件加载和自动产生PRN码两种数据产生方式。工作原理如图2所示。

图3中的数据流盘控制单元通过图1中的写Flash阵列单元2-5和读Flash阵列单元2-6实现，图3中的DCM时钟管理通过图1中的时钟控制单元2-1实现。

模拟源与计算机的接口采用PCIe接口，能够保证数据加载速度不小于100MB/s，并在后续的设计优化中进一步提高传输速率。

为保证高速缓存容量不小于128GB，缓存器件可以采用非易失性器件Flash或者CF卡或者掉电易失性器件DDR2。考虑到通用性，模拟源的电路板尺寸为标准的3U板卡，而CF卡体积较大。DDR2芯片的容量又太小，在模块尺寸为3U和缓存容量较大的情况下，采用NAND Flash，即Flash阵列4。

具体实施方式二：本实施方式对实施方式一作进一步说明，本实施方式所述24路数据输出LVDS通道7将接收的数据在各个LVDS通道进行循环发送。

具体实施方式三：下面结合图1、图2和图3进行说明，本实施方式对实施方式一或二作进一步说明，本实施方式所述PCIe接口逻辑单元2-3采用硬IP核实现。

具体实施方式四：下面结合图1至图5进行说明，本实施方式对实施方式一、二或三作进一步说明，本实施方式所述Flash阵列4的形成为采用空间并行方法将16片Flash每4片并联在一起。

本发明中现场可编程门阵列2采用集成了PCIe硬核的Virtex5系列的FPGA实现，图3所示，它的外围电路采用16片容量为8GB的非易失性NAND Flash作为高速数据缓冲单元，即Flash阵列4，通过24路数据输出LVDS通道7输出24路信号。

本发明的技术指标如下：

1)数据输出分为4个通道，每个通道数据的时序独立可调。每个通道6路LVDS信号输出，要求4个通道能够同时发送24路LVDS信号；

2)输出时钟频率可调，时钟频率可调范围为10MHz～150MHz，步长1MHz；

3)钟码相位关系可调，默认情况下，时钟上升沿对齐码字和数据信号的跳变沿；要求时钟上升沿与数据跳变沿的误差独立可调，调整范围为-25％～25％时钟周期，步长为5％；

4)模拟源支持文件加载和自动产生PRN码两种方式。文件加载方式支持将用户指定的文件加载至各个通道进行循环发送，并支持一次性加载多个文件。按照文件序号依次从某个数据通道循环发送。支持单个文件大小为0～2GB。加载速度不低于100MB/s。每个通道分配的高速缓存不小于32GB。自动产生的PRN码型包括PN10、PN15和PN23。

本发明所述高速载荷数据模拟源的硬件设计：

模拟源的硬件结构以FPGA为控制核心，外围电路分别由电源电路、存储器电路、可调时钟电路及LVDS发送电路等组成。通过高速PCIe接口接收计算机加载的图像数据，将图像数据缓存到Flash阵列中。在用户指令下，将Flash阵列中的图像数据读出按照标准的数据帧格式通过4个通道的LVDS电路发送出去。PCIe×4链路接口速率高达1GB/s，而每通道Flash阵列加载速率为100MB/s，与PCIe接口的接收速率不匹配，并且由于FPGA内部的存储资源有限，因此设计了外部SRAM缓存单元，用于缓存PCIe接口的高速数据流。NAND Flash芯片在出厂时和使用过程中都会出现坏块，出厂时的坏块叫做固有坏块，可以通过读取每块扩展区中的坏块标识对其识别。使用过程中出现的坏块叫做使用坏块，必须对其进行标识，避免对其进行写入和擦除操作。传统的方法是在NAND Flash中开辟一个区域用于记录坏块标识，但存储坏块标识的区域在使用过程中也可能变成坏块，这时需要将该区域中的坏块标识拷贝到新的好块中。如果新的好块在使用过程中又变成坏块，那么仍需继续上述拷贝操作，这大大增加了Flash坏块管理的复杂程度。为了简化坏块管理的操作流程，提高效率，同时保证坏块标识的准确性，采用非易失零出错的存储介质E²pROM记录坏块标识。

模拟源的PCIe接口采用硬IP核实现。采用硬IP核的优势在于性能稳定，已对FPGA进行了优化，运行效率高，并且不占用其它逻辑资源，可以用于复杂的逻辑应用。Xilinx是可编程器件领域的领导者，目前市场上多采用其提供的IP硬核实现PCIe设计。从设计的可实现性和可信赖性角度考虑，选择Xilinx公司的FPGA。综合考虑I/O管脚数量、逻辑资源总量以及成本，选用Virtex-5系列XC5VLX110T完成本发明。使用FPGA内嵌的PCI Express EndPointBlock硬核实现×4Lane宽度的数据传输通道，单向数据传输带宽理论上可达1GB/s。Virtex-5LX系列提供1.25Gbps差分I/O和800Mbps单端I/O，所以单端I/O足以支持LVDS发送时钟最高频率150MHz的要求，并且支持用户I/O多达1200个。

为了满足加载速度不小于100MB/s的要求，采用空间并行技术将16片Flash每4片并联在一起。空间并行技术，即将多个Flash芯片的I/O引脚并联在一起，共享控制和状态信号线，这样就可以将多片Flash当做单片Flash进行控制，其原理如图4所示。图中每片Flash的8根I/O信号线并联在一起，组成32bits的I/O信号线；控制信号CE#、ALE、CLE、RE#、WE#、WP相互连接后共享一个FPGA I/O引脚；状态信号R/B是开漏输出的，因此可以将多片Flash的R/B信号线通过上拉电阻接到电源VCC上。从FPGA一侧看，并联连接后仍等效为单片Flash，包括控制信号CE#、ALE、CLE、RE#、WE#、WP和状态信号R/B，但I/O信号宽度却变为原来的4倍，因此数据的存取速率可以提高到单片Flash的4倍。

Flash编程时以页为最小单位，所选型号Flash每页存储容量为8kB，每个通道为4片Flash并联，即一次最小编程数据量为32kB。理论上外部缓存单元为32kB即可，但是由于Flash在编程过程中可能出现坏块，必须将坏块中的数据重新编程到下一个好块中，这时要重新读取缓冲区中的数据。考虑到在最坏情况下，在每块最后一页存储单元编程时出现坏块，那么就要从缓冲区中重新读取4块数据，即1MB×4＝4MB的数据编程到下一个好块中，因此缓冲区的最小存储容量为4MB。为了提高缓冲区的数据存取速率，采用乒乓操作的方式设立两个4MB的高速缓冲区，在同一时间内每个缓冲区分别进行数据写入和读取操作。

高速数据缓冲区由4片Cypress公司的SRAM CY7C1061DV33组成，每两片组成一组缓冲区，每组缓冲区存储容量为4MB，如图5所示，写缓冲区1/2的同时读缓冲区2/1，从宏观上看高速数据缓冲区的读写操作是同时进行的。

坏块记录采用E²pROM。Flash阵列的数据存储容量为128GB，Flash芯片每块的存储容量为1MB，因此共有128k个块，但由于采用4片Flash并联的最小控制单元，因此等效块数为原来的1/4，即32k个块。可采用Atmel公司的AT28LV010并行E²pROM实现。

四个数据输出通道对应4个不同的时钟。因此需要时钟芯片产生4个可调的时钟，时钟频率可通过上位机配置。可调时钟采用CYPRESS公司的CY22150。CY22150内部集成一个锁相环，能够产生低偏移、低抖动、高精确度的输出；输出频率的最大值是200MHz。

图1所示，DMA引擎、SRAM控制器2-4和写Flash阵列单元2-5构成数据加载部分，读Flash阵列单元2-6、E²pROM控制器2-7、四个FIFO缓冲单元2-8、PRN码生成单元2-9和数据发送单元2-10构成数据发送部分，本发明的整体逻辑的重点是图像数据发送部分。对于数据加载部分，计算机通过PCIe接口DMA引擎以800MB/s的速率经过SRAM的缓存后写入Flash阵列中。对于数据发送部分，通过寄存器组给出启动发送信号后，开始读Flash的过程。为了解决读Flash阵列的速率与LVDS接口发送速率不匹配的问题，为每个发送通道都设计了一个FIFO缓冲单元。为了保证LVDS接口能持续不间断的发送高速大容量载荷数据，FIFO深度的选择是一个关键的问题。另外，Flash在编程过程中遇到的坏块标志按一定的规律记录在E²pROM单元中，而4个通道是同时读取Flash的，如何避免4个通道同时向E²pROM发读请求，是另一个关键的问题。

读取Flash的特点是按页读取，每页容量8kB。4片Flash并联后，读取一次Flash至少读取32kB。因为读1次E²pROM的时间仅为210ns，而且只有在读完128个页之后才去读一次E²pROM，读E²pROM的时间可以忽略。所以将每个通道的FIFO深度设为32kB。

为了避免4个通道同时向E²pROM发读请求，采用一种排队机制。排队错开4个通道读E²pROM的请求。在排队中，采用互斥锁的方式。互斥锁保证在一个通道的读请求信号有效后，其它通道的读信号无效，直到互斥锁打开。

采用NI公司的PXIe-1082机箱和PXIe-8130嵌入式控制器对本发明的数据加载速度进行测试，在采用×4链路宽度的条件下每槽可以提供1GB/s的专用带宽。测试结果显示，在加载400MB数据量的条件下，写Flash速度达到101MB/s，测试中发现随着加载数据量的增加，写Flash速度也增加。这是由于包括中断延时、寄存器配置延时等消耗的时间是一定的，在数据量较大时，DMA的效率会比较高。

利用Agilent MSO6104A1GHz带宽、4GSa/s采样率的示波器测得4个通道LVDS数据发送速率高达300Mbps。因此，本发明所述模拟源能够正确模拟有效载荷的信号输出，满足数传分系统的地面测试需求。

测试表明：本发明所述高速载荷数据模拟源在遥感卫星数传分系统的地面测试和调试过程中有重要的应用价值。以Virtex-5FPGA为核心控制器件，128GB Flash阵列为缓存单元，达到了4个通道同时发送300Mbps的数据发送速率的指标。经过实际测试，高速载荷数据模拟源能够满足模拟卫星有效载荷产生高速大容量图像数据，在没有星上有效载荷的条件下，缩短了卫星数传分系统的研发周期，降低了研制成本，在实际应用中具有很高的灵活性。

Claims

1.一种高速载荷数据模拟源，它包括计算机(1)，其特征在于，它还包括现场可编程门阵列(2)、E²pROM(3)、Flash阵列(4)、SRAM(5)、可调时钟(6)和24路数据输出LVDS通道(7)，24路数据输出LVDS通道(7)形成四个数据输出通道，每个数据输出通道用于输出6路LVDS信号；

所述Flash阵列(4)为4*4Flash阵列，

现场可编程门阵列(2)包括时钟控制单元(2-1)、寄存器组(2-2)、PCIe接口逻辑单元(2-3)、SRAM控制器(2-4)、写Flash阵列单元(2-5)、读Flash阵列单元(2-6)、E²pROM控制器(2-7)、四个FIFO缓冲单元(2-8)、PRN码生成单元(2-9)和数据发送单元(2-10)，

计算机(1)用于预先生成原始图像的像素数据，该像素数据通过PCIe接口发送到PCIe接口逻辑单元(2-3)，PCIe接口逻辑单元(2-3)的DMA引擎将像素数据通过SRAM控制器(2-4)在SRAM(5)中缓存，再通过SRAM控制器(2-4)经写Flash阵列单元(2-5)缓存到Flash阵列(4)中；

计算机(1)通过寄存器组(2-2)发送启动文件加载信号给写Flash阵列单元(2-5)，写flash阵列单元(2-5)用于缓存像素数据，写Flash阵列单元(2-5)通过E²pROM控制器(2-7)将Flash阵列(4)的坏块标志记录在E²pROM(3)中；

计算机(1)通过寄存器组(2-2)发送启动发送信号给读Flash阵列单元(2-6)，读Flash阵列单元(2-6)用于读Flash阵列(4)，读Flash阵列单元(2-6)从E²pROM(3)中获得当前Flash阵列的坏块信息，读Flash阵列单元(2-6)通过四个FIFO缓冲单元(2-8)将数据发送给数据发送单元(2-10)；

计算机(1)通过寄存器组(2-2)发送启动PRN码加载信号给PRN码生成单元(2-9)，使PRN码生成单元(2-9)生成PRN10、PRN15和PRN23三种伪随机码，PRN码生成单元(2-9)生成的数据发送给数据发送单元(2-10)；

计算机(1)通过发送启动LVDS数据发送信号给数据发送单元(2-10)，使数据发送单元(2-10)开始四个通道的LVDS数据输出，

可调时钟(6)的可调时钟信号发送给时钟控制单元(2-1)，时钟控制单元(2-1)的时钟信号发送给数据发送单元(2-10)，数据发送单元(2-10)通过24路数据输出LVDS通道(7)将接收的数据传送给遥感卫星的数传分系统。

2.根据权利要求1所述的高速载荷数据模拟源，其特征在于，所述24路数据输出LVDS通道(7)将接收的数据在各个LVDS通道进行循环发送。

3.根据权利要求1所述的高速载荷数据模拟源，其特征在于，所述PCIe接口逻辑单元(2-3)采用硬IP核实现。

4.根据权利要求1所述的高速载荷数据模拟源，其特征在于，Flash阵列(4)的形成为采用空间并行方法将16片Flash每4片并联在一起。