CN206211976U - 一种时序控制全数字dll控制电路 - Google Patents

Abstract

本实用新型提出了一种时序控制全数字DLL控制电路，通过延迟锁定环实现对DQS进行90度延迟，送至NAND Flash控制器，保证从中间采样数据，完成数据精确地写入至存储器阵列和从阵列中读取数据；所述延迟锁定环由全数字电路构成，相比传统的模拟DLL电路，本实用新型的全数字具有功耗小，可移植性好，结构简单的优点，可实现90度、180度等多个相位延迟并具有自我调节能力，其中相位延迟的具体值可由应用层软件通过CPU写寄存器配置，采用增加或者减少延迟链中的延迟单元级数，来实现所配置的延迟度数，大大提高延迟锁定环的灵活性；通过配置多条延迟链，实现NAND Flash控制器对多个通道存储器NAND Flash颗粒读写访问操作时所需的时序延迟信号。

Description

一种时序控制全数字DLL控制电路

技术领域

本实用新型涉及NAND Flash存储器领域，特别涉及一种时序控制全数字DLL控制电路。

背景技术

随着移动互联网时代的来临，智能手机、平板电脑、掌上游戏机和电子书等移动终端对于大容量、低功耗及高可靠性的非易失性存储器需求越来越大。作为非易失性存储器王者NAND Flash，其具有大容量、读写速度快等优点，得到广泛应用。应用最为广泛的SolidState Driver(固态硬盘)，其核心技术即NAND Flash控制器，实现对NAND Flash存储器颗粒进行读、写、擦操作。然而，在访问NAND Flash存储器时，需按照标准的NAND Flash颗粒接口时序才可实现读写数据。

图1为NAND Flash控制器访问存储器颗粒，控制器通过标准的NAND Flash存储器接口时序实现存储器的读写操作。由于不同厂商的NAND Flash颗粒不同，但是所有颗粒接口国际上都采用两种标准，一种是以东芝为代表的ONFI接口，另一种以三星为代表的Toggle接口。随着闪存技术的不断发展，ONFI4.0与Toggle2.0时序已趋于一致，且为了提高数据传输速率，DDR(Double DataRate，双数据速率)方式取代传统SDR(Single DataRate，单数据速率)方式，DDR方式进行数据传输对数据采样的精度更高。图2和图3为DDR写数据至NAND Flash，利用DQS的上升沿和下降沿采样数据，且必须采用中间对齐的方式才能保证数据的正确采样。因此需要采用专用的延迟锁定环对DQS控制信号进行90度延迟，保证DQS从中间采样数据。

目前，DLL电路大多采用传统的模拟电路设计，其电路结构和可移植性及灵活性较差，设计成本及硬件成本较高。全数字DLL延迟锁定环的提出更好的适应目前SOC系统设计及存储控制器设计芯片中，弥补了传统的模拟DLL电路不足，并且设计灵活性及可配置性大大提高。

实用新型内容

本实用新型所要解决的技术问题是提供一种时序控制全数字DLL控制电路，解决访问NAND Flash颗粒接口时序信号DQS的90度延迟问题，相比于传统模拟电路，本实用新型能够正确地生成所配置的延迟效果，按照接口时序完成对8通道的NAND Flash存储颗粒读写操作。

为解决上述技术问题，本实用新型采用的技术方案是：

一种时序控制全数字DLL控制电路，包括延迟模块、自动调节模块、延迟单元计算模块、读写延迟链单元模块以及DLL锁定模块，所有模块都是由全数字电路构成；

所述延迟模块、自动调节模块、延迟单元计算模块、DLL锁定模块依次相连，所述延迟单元计算模块连接到读写延迟链单元，所述读写延迟链单元连接到MUX最终将CPU所配置的延迟值产生的延迟信号经DLL锁定后连接到NAND Flash控制器；

所述延迟模块，用于延迟初始信号clk_ref取反后的信号，得到第二信号clk_bf；

所述自动调节模块，用于根据配置的延迟值完成自动调节功能；

所述延迟单元计算模块，用于计算延迟值是否到达所配置的延迟，若得到的延迟值大于所配置的延迟值，由延迟计算模块控制延迟链，减少所在延迟链的延迟单元，直到得到90度的延迟或达到CPU所配置的延迟值大小；

所述DLL锁定模块，用于微调延迟信号，DLL锁定模块对数据端做出微调，通过延迟单元计算模块对读、写延迟链控制增加或者减少延迟链级数得到稳定的配置延迟值大小后，将其反馈给延迟单元计算模块，延迟单元计算模块连接DLL锁定模块再等待256个时钟周期做微调，保证所配置的延迟值大小稳定输出，然后锁定延迟控制信号，提供给NANDFlash控制器；

所述读写延迟链单元，用于调节延迟值大小，根据CPU所配置的延迟寄存器值以及延迟单元计算模块的值，增加或者减少读写操作过程中的延迟链单元的延迟级数，得到正确地DQS90度信号延迟大小或CPU所配置的延迟值大小，将延迟信号链接至NAND Flash控制器，按照NAND Flash颗粒时序正确地完成读写操作。

与现有技术相比，本实用新型的有益效果是：采用时序控制全数字DLL电路对NANDFlash控制器进行控制，能正确地生成所配置的延迟效果，且各个模块采用全数字设计，取代传统的模拟DLL电路，降低功耗及提高电路的可移植性；本实用新型为NAND Flash控制器系统提供8通道的DQS信号90度延迟，从而按照接口时序完成对8通道的NAND Flash存储颗粒正确读写操作。

附图说明

图1是NAND Flash控制器访问存储器颗粒。

图2是NAND Flash之ONFI接口。

图3是NAND Flash之Toggle接口。

图4是DDR方式写数据至NAND Flash存储器时序波形。

图5是DDR方式从NAND Flash存储器中读数据时序波形。

图6是写NAND Flash颗粒DQS信号90度采样数据。

图7是从NAND Flash颗粒读数据DQS采样读数据。

图8是CPU配置延迟寄存器。

图9是时序控制全数字DLL控制电路框图。

图10是时钟互采波形图。

图11是延迟链中的延迟单元。

具体实施方式

下面结合附图和具体实施方式对本实用新型作进一步详细的说明。针对大容量的Solid State Driver(固态存储硬盘)，需要对多通道的NAND Flash颗粒进行访问，并且具备同时访问多通道功能。本实用新型中，全数字DLL根据8个通道数，采用8条延迟链，分别控制对应的8个通道，实现每个通道DQS的90度延迟。对8个通道的NAND Flash存储器进行读写操作，对八通道的存储器访问既可以分时操作也可以同时操作。并且，本实用新型还可以通过CPU配置延迟大小，根据配置的值，增加或者减少延迟链中的级数实现信号的指定延迟大小，大大地增加了全数字DLL电路的灵活性而不需要太大的硬件成本，详述如下。

1)图1是NAND Flash控制器访问存储颗粒。如图1所示，访问(读或者写)NANDFlash颗粒采用专用的NAND Flash控制器，按照NAND Flash颗粒所提供的时序接口完成对NAND Flash操作。时序接口信号包括ALE，CLE，WE，RE，DQS，CLK等信号。其中不同厂商的颗粒接口不完全相同，目前为了统一不同厂家的NAND Flash颗粒接口，国际制订的接口标准有ONFI和Toggle，每个标准都有几个版本如ONFI2.x，ONFI3.x，ONFI4.x，Toggle1.0，Toggle2.0。

图2和图3分别为ONFI2.0和ONFI3.0、Toggle1.0和Tggle2.0接口图。ONFI2.0与ONFI3.0的区别就是ONFI2.0中采用CLK代替WE#信号，W/R#代替RE#。随着NAND Flash存储器工艺、技术不断发展，由图2和图3可知，ONFI3.0及Toggle2.0的接口时序已经趋于一致。NAND Flash控制器中控制时序采样数据至关重要的模块是DLL电路，直接决定是否能够正确地从NAND Flash颗粒中读出数据或写数据至颗粒中。DLL产生的DQS信号90度延迟保证了数据的正确采样，从而完成颗粒访问操作。

2)按照图4是DDR方式写数据至NAND Flash存储器时序波形，CE，CLE，ALE分别为片选信号、命令锁存信号及地址锁存信号，WE、RE分别为写、读信号触发，采用DDR方式往NANDFlash写数据最重要的是利用DQS信号，分别在其上升沿和下降沿采样数据。为了保证控制器能够正确访问不同通道的NAND Flash颗粒，DQS需要精确地在DQ数据的中间位置采样。

由于目前存储器的时序接口的不断发展，为了提升访问NAND Flash速度，各大厂商的接口时序已经达到0NFI4.0和Toggle2.0，这种接口时序的特点是采用DDR的方式对数据进行采样。DDR方式相比SDR方式采样更快，因此需准确地保证DQS的上升沿和下降沿延迟位置必须为90度相位延迟才能正确地将数据写入至NAND Flash颗粒中。当控制器往NANDFlash颗粒中写数据时，DQ即为所要写入的数据，控制器按照图4所示的写时序提供至NANDFlash颗粒接口，颗粒接口需要对数据进行正确采样然后送至NAND Flash颗粒的阵列中，完成写入数据至NAND Flash颗粒操作。对DQ数据的采样是采用DQS信号，利用其上升沿和下降沿对DQ数据采样，只有当DQS在DQ中间采样时才能保证数据的正确写入。

3)按照图5是DDR方式从NAND Flash存储器读数据的时序波形图。NAND Flash控制器要从颗粒中读取数据，该波形是由NAND Flash颗粒与控制器接口的访问时序图。图中，DQS没有在DQ的中间采样数据因为该时序只是从颗粒接口传至NAND Flash控制器，当DQ上的数据按照图5所示的时序送至NAND Flash控制器中，控制器要正确地采样到由NANDFlash存储器颗粒中读取出来的数据，需要NAND Flash控制器对颗粒传过来的数据DQ进行采样。采用DQS信号对DQ上读入的数据采样，DQS的上升沿和下降沿都需在DQ数据的中间才能保证读入的数据正确。因此，控制器能够准确地从NAND Flash颗粒读入的数据采样，取决于本实用新型全数字DLL电路对DQS信号的90度延迟，控制器采样从NAND Flash颗粒读入的DQ上的数据，采用经全数字DLL电路装置延迟90度的DQS信号在DQ数据的中间位置采样，保证从NAND Flash颗粒读入至控制器的数据正确，然后控制器将数据送至SRAM缓存中。

4)按照图4、图5所示的访问NAND Flash颗粒的时序波形图，要将DQS控制信号进行90度延迟才能保证实现正确地读、写操作。写数据时，NAND Flash控制器通过全数字DLL电路构造DQS信号90度的延迟，保证利用DQS的上升沿和下降沿在DQ数据的中间位置进行数据采样的，即将送入控制器的clk_ref经过全数字DLL电路产生90度信号延迟送至NAND Flash接口中的DQS，如图6所示，DQS经过全数字DLL电路延迟90度后，DQS的上升沿和下降沿都分别在DQ数据的中间位置，保证了从中间对DQ上的数据进行采样，按照DDR方式的写时序完成对NAND Flash颗粒数据的正确写入。

5)图7是从NAND Flash颗粒读数据DQS采样数据，NAND Flash控制器读数据时，按照NAND Flash接口时序图5所示将数据从颗粒中读至NAND Flash控制器，控制器需对DQ传输的数据进行采样，控制器采用DQS信号按照DDR方式分别在DQS的上升沿和下降沿对数据进行采样。

图7中，从NAND Flash颗粒读数据，按照接口读时序，DQS经过全数字DLL电路延迟后采用DQS_Dly的上升沿和下降沿在DQ的中间位置，该DQS和DQ上的数据按照读时序送至NAND Flash控制器，控制器需调用全数字DLL电路对DQS信号进行90度延迟，然后采样数据送至寄存器中。DQS通过DLL电路输出90度延时即产生DQS_Dly信号，且DQ作相应地部分延迟，控制器就利用DQS延迟90度信号的上升沿和下降沿延迟去采样DQ的数据，保证从DQ中间位置采样即正确地读出NAND Flash颗粒的数据。通过DQS 90度延迟下降沿采样的数据依次放置在dq0n，dq1n,DQS 90度延迟上升沿采样的数据依次放置在dq0p，dq1p。其采样时序图如图7所示。

6)本实用新型能够采用CPU配置寄存器来配置延迟值，实现所要信号的延迟。如图8所示，CPU根据指定的地址，按照CPU的读、写寄存器时序，将所需要配置的延迟值通过CPU写寄存器时序送至延迟寄存器中，然后将其送至全数字DLL电路装置中。DLL采集到所配置的延迟值大小，通过减少或者增加延迟链中的延迟单元从而实现所配置值得延迟大小。同样，CPU也可以通过读寄存器时序，将延迟寄存器的值读出至CPU，从而知道延迟寄存器中所配置的延迟值。采用CPU配置延迟值的全数字DLL电路很大程度地增加了其灵活性，可应用于SOC中很多需要延迟的场合。

CPU所配置的延迟值大小直接控制各个通道的延迟链，本实用新型控制8个通道的NAND Flash，每个通道可以挂载4颗NAND Flash颗粒。通过延迟链产生标准的DQS信号的90度延迟，实现对每个通道NAND Flash颗粒的访问。每个通道都一一对应延迟链，8个通道就对应8个延迟链。每个延迟链的基本构成都一致，都有64级延迟单元构成，即本实用新型DLL电路能产生的延迟值，也就是上述所说明可以通过CPU配置的延迟值大小，其可配置的延迟值大小为180度除以延迟级数。

7)图9是时序控制全数字DLL控制电路框图，本实用新型全数字DLL电路为NANDFlash控制器提供所需的时序控制延迟信号，按照NAND Flash接口时序从NAND Flash颗粒读取数据或写数据至NAND Flash颗粒中。NAND Flash控制器在读写数据时，需要采用DQS信号的上升沿和下降沿在DQ数据的中间位置采样数据，其中，全数字DLL电路用于产生精确地DQS 90度信号延迟，保证从DQ数据中间位置采样，实现对NAND Flash颗粒的正确读写操作。

全数字DLL电路包括延迟单元计算模块、延迟链模块、DLL锁定模块、CPU配置延迟寄存器构成。图9所示，首先将clk_ref经过取反即得到想要的180度，clk_ref即与DQS同频率的一个信号。clk_ref取反并经过一些小的延迟单元0、延迟单元1和一个buffer(缓存区)缓冲后得到clk_fb信号，即clk_fb信号为clk_ref取反延迟一点后的信号。将clk_fb信号和clk_ref信号送至自动调节模块。其中，clk_fb信号也可以通过MUX选择器选择从外部接入clk_extern信号。

8)将clk_ref和clk_fb送至自动调节模块，该模块主要是根据配置的延迟值完成自动调节功能。自动调节模块利用clk_ref和clk_fb这两个信号进行互相采样，都是利用该两个信号的时钟上升沿互相采样。如图10所示，clk_ref为NAND Flash控制器同频率不同相位时钟，将clk_ref经过取反并经延迟单元0、延迟单元1、buffer缓存后得到clk_fb信号，送至自动调节模块，自动调节模块利用这两个信号的上升沿进行互相采样。

图10中，首先用clk_ref的上升沿对clk_fb进行采样，采到的是高电平，接着采用clk_fb信号的上升沿去采样clk_fb，采到clk_ref为低电平，就连续反复这样，从而实现两个信号的互相采样。如果clk_ref采到clk_fb为1，并且clk_fb采到clk_ref为0，则通过延迟单元计算模块控制延迟链，此时增加一级延迟单元；同理，若clk_ref采到clk_fb为0，并且clk_fb采到clk_ref为1，会减少一级延迟单元。直到自动调节至接近比较精确地延迟位置。

9)自动调节模块通过clk_ref和clk_fb两个信号进行互采后，根据判定来增加或者减少延迟链的级数。其中，自动调节模块将clk_ref和clk_fb互采的信息送至延迟单元计算模块。该模块通过计算延迟值是否到达所配置的延迟。若通过互采模块得到的延迟值大于所配置的延迟值，由该模块控制延迟链，减少所在延迟链的延迟单元。直到得到90度的延迟或达到CPU所配置的延迟值大小，通过MUX送至NAND Flash控制器，最终送至接口时序DQS信号，按照NAND Flash接口时序，实现数据的正确采样。若得到的延迟值小于所配置的延迟值，该模块控制延迟链，增加所在延迟链中的延迟单元，直到调节得到90度延迟值或所配置的延迟值。

10)延迟链模块是用来决定延迟大小的模块，根据CPU配置的值，通过延迟单元计算模块所控制的增加还是减少延迟单元信息来决定延迟链具体延迟级数。延迟链由延迟64级单元组成，延迟单元由图10所示，延迟单元由与门和MUX构成。由于本实用新型全数字DLL电路控制8通道的NAND Flash，系统可以同时操作每个通道或者分时操作每个通道，实现NAND Flash颗粒的读写操作。因此每个通道的操作需要独立的DQS 90度延迟信号送至NANDFlash控制器。

本实用新型全数字DLL电路的延迟链一共有8条，并且每条延迟链的结构是相同的。不同通道的延迟信息可以通过CPU配置，根据配置的延迟值减少或增加延迟链中的延迟单元，从而得到所要访问NAND Flash颗粒时序控制信号DQS 90度延迟，各个延迟链对应的NAND Flash通道都通过一个数据选择器(MUX)得到DQS 90度延迟送至控制器，最后按照时序完成正确的读、写NAND Flash操作。

本实用新型全数字DLL电路不仅可以用来延迟DQS所需的90度信号，也可以延迟其他的值，其他延迟值大小由最先得到的180度除以延迟级数，考虑整体性能及硬件代价，本实用新型共64级延迟单元。计算出延迟级数后可以同CPU配置延迟值，DLL电路读取到CPU配置的延迟值会自动增加或者减少延迟级数，得到最终所配置的延迟大小，从而控制所要控制的系统模块。

11)DLL锁定模块主要用于最后在数据端做微调，保证所配置的延迟稳定输出，然后将延迟控制信号锁定。该模块计数至256个时钟则所配置的延迟信号微调达到稳定，此时可以将该延迟信号锁定并输出。本实用新型通过CPU配置好延迟，自动调节模块、延时计算及加减延时链中的延迟单元，最终采用DLL Lock(DLL锁定)模块进行延迟信号的微调，实现准确的DQS 90度延迟，按照NAND Flash颗粒时序完成颗粒的访问。

Claims (1)

1.一种时序控制全数字DLL控制电路，其特征在于，包括延迟模块、自动调节模块、延迟单元计算模块、读写延迟链单元模块以及DLL锁定模块，所有模块都是由全数字电路构成；

所述延迟模块、自动调节模块、延迟单元计算模块、DLL锁定模块依次相连，所述延迟单元计算模块连接到读写延迟链单元，所述读写延迟链单元连接到MUX最终将CPU所配置的延迟值产生的延迟信号经DLL锁定后连接到NAND Flash控制器；

所述延迟模块，用于延迟初始信号clk_ref取反后的信号，得到第二信号clk_bf；

所述自动调节模块，用于根据配置的延迟值完成自动调节功能；

所述延迟单元计算模块，用于计算延迟值是否到达所配置的延迟，若得到的延迟值大于所配置的延迟值，由延迟计算模块控制延迟链，减少所在延迟链的延迟单元，直到得到90度的延迟或达到CPU所配置的延迟值大小；

所述DLL锁定模块，用于微调延迟信号，DLL锁定模块对数据端做出微调，通过延迟单元计算模块对读、写延迟链控制增加或者减少延迟链级数得到稳定的配置延迟值大小后，将其反馈给延迟单元计算模块，延迟单元计算模块连接DLL锁定模块再等待256个时钟周期做微调，保证所配置的延迟值大小稳定输出，然后锁定延迟控制信号，提供给NAND Flash控制器；

所述读写延迟链单元，用于调节延迟值大小，根据CPU所配置的延迟寄存器值以及延迟单元计算模块的值，增加或者减少读写操作过程中的延迟链单元的延迟级数，得到正确地DQS 90度信号延迟大小或CPU所配置的延迟值大小，将延迟信号链接至NAND Flash控制器，按照NAND Flash颗粒时序正确地完成读写操作。