CN109634785A - 一种兼容nvdimm-p的nvdimm-n装置和方法 - Google Patents
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Abstract
本发明提供了使NVDIMM‑N兼容NVDIMM‑P功能的方法以及兼容NVDIMM‑P功能的NVDIMM‑N。根据本发明，在不增加NVDIMM‑N硬件接口的前提下，实现了CPU在正常工作时访问NAND Flash的技术，提高了NAND Flash的利用率。
Description
技术领域
本发明涉及存储器领域。更具体地，本发明涉及一种NVDIMM(Non-Volatile DualInline Memory Module)-N装置和方法，尤其涉及兼容NVDIMM-P的NVDIMM-N装置和方法。
背景技术
NVDIMM是一种非易失性双列直插内存模块。当CPU/Host异常或掉电时，NVDIMM控制器会将内存诸如DRAM中的数据备份到NANDFlash。之后在CPU新上电时，NAND Flash中所备份的数据会被恢复到内存。
NVDIMM主要存在如下两种：NVDIMM-N和NVDIMM-P。
NVDIMM-N主要由DRAM、NVDIMM控制器、NAND Flash和超级电容组成。NVDIMM控制器实现了NVDIMM-N的非易失性，可用FPGA或ASIC实现，目前以FPGA实现为主。在CPU正常工作时，NVDIMM-N可作为普通的RDIMM被CPU访问。在CPU异常或掉电时，NVDIMM控制器会将DRAM中的数据备份到NAND Flash中。此时，NVDIMM-N板级由超级电容供电。在CPU重新上电时，NVDIMM控制器将备份在NAND Flash中的数据恢复到DRAM中，同时给超级电容充电。
图1示出了JEDEC规范中的NVDIMM-N的框图，相对于普通的RDIMM，NVDIMM-N的288个引脚中多了4个引脚，其中两个引脚(1,145)是12V以给单板供电，一个SAVE_N引脚(230)是在系统异常掉电时其被CPU拉低来通知控制器进行数据备份，另一个EVENT_N引脚(78)是控制器通知CPU一些重要事件的中断。
按照JEDEC规范对NVDIMM-N的定义，NAND Flash仅在备份/恢复内存数据时由NVDIMM-N控制器访问和操作。CPU在正常工作时，NANDFlash处于空闲状态。因此，在NVDIMM-N中，NAND Flash的利用率不高。
NVDIMM-P在NVDIMM-N的基础上，通过增加接口或复用访问接口通道，使CPU能够在正常工作时通过NVDIMM控制器访问NAND Flash。NVDIMM-P不仅在备份/恢复内存数据时会操作NAND Flash，而且在CPU正常工作时，也会将NAND Flash作为硬盘进行读写。因此，在NVDIMM-P中，NAND Flash的利用率大大提升。
鉴于此，亟需改善常规的NVDIMM-N以克服产品规格限制，提高NAND Flash的利用率。
发明内容
本发明的目的在于提供一种改进的NVDIMM-N装置和方法，即以不增加NVDIMM-N硬件接口为前提，实现CPU在正常工作时访问NANDFlash的技术，提高NAND Flash的利用率。
根据本发明的第一方面,提供了一种使NVDIMM-N兼容NVDIMM-P功能的方法,所述NVDIMM-N包括DRAM、NVDIMM控制器和NAND Flash，
NVDIMM-N能够在CPU正常工作时对NAND Flash进行写操作。
所述DRAM通过DDR接口与所述NVDIMM控制器连接，所述NANDFlash通过ONFI接口与所述NVDIMM控制器连接。
根据本发明的方法的一个优选实施方案，所述方法包括将待写入NAND Flash的数据存储在DRAM中，并且在NAND Flash中开辟出与待写入的数据大小相对应的缓存空间。
根据本发明的方法的一个优选实施方案，所述方法包括获取待写入的数据的DRAM地址，以及所开辟出的缓存空间的NAND Flash目标地址，并且将所述DRAM地址和NANDFlash目标地址经由SMBus/I2C接口发送给NVDIMM控制器。
根据本发明的方法的一个优选实施方案，所述方法包括确认所述待写入的数据、所述DRAM地址以及所述NAND Flash目标地址是否正确；如果这些信息都正确，则将SAVE_n信号拉低。
根据本发明的方法的一个优选实施方案，所述方法包括NVDIMM控制器接收到拉低的SAVE_n信号之后，检查是否存在写NAND Flash命令；如果检测到写NAND Flash命令，则NVDIMM控制器将DRAM控制权从CPU切换过来。
根据本发明的方法的一个优选实施方案，所述方法包括NVDIMM控制器通过DDR接口从所述DRAM地址中读取所述待写入的数据，且将所述待写入的数据写入所述NAND Flash目标地址。
根据本发明的方法的一个优选实施方案，当写操作完成之后，NVDIMM控制器根据CPU的指示将DRAM控制权切回至CPU，且在NVDIMM控制器内通过寄存器来标识此次写操作是否成功。
根据本发明的第二方面,提供了一种兼容NVDIMM-P功能的NVDIMM-N,所述NVDIMM-N包括DRAM、NVDIMM控制器和NAND Flash，
NVDIMM-N能够在CPU正常工作时对NAND Flash进行写操作。
根据本发明的NVDIMM-N的一个优选实施方案，所述DRAM中存储有待写入NANDFlash的数据，且所述NAND Flash中具有与待写入的数据大小相对应的缓存空间。
根据本发明的NVDIMM-N的一个优选实施方案，待写入的数据的DRAM地址以及所开辟出的缓存空间的NAND Flash目标地址经由SMBus/I2C接口发送给NVDIMM控制器。
根据本发明的NVDIMM-N的一个优选实施方案，如果所述待写入的数据、所述DRAM地址以及所述NAND Flash目标地址都正确，则将SAVE_n信号拉低。
根据本发明的NVDIMM-N的一个优选实施方案，NVDIMM控制器在接收到拉低的SAVE_n信号之后，检查是否存在写NAND Flash命令；如果检测到写NAND Flash命令，则NVDIMM控制器将DRAM控制权从CPU切换过来。
根据本发明的NVDIMM-N的一个优选实施方案，NVDIMM控制器通过DDR接口从所述DRAM地址中读取所述待写入的数据，且将所述待写入的数据写入所述NAND Flash目标地址。
根据本发明的NVDIMM-N的一个优选实施方案，当写操作完成之后，NVDIMM控制器根据CPU的指示将DRAM控制权切回至CPU，且在NVDIMM控制器内通过寄存器来标识此次写操作是否成功。
根据本发明的第三方面,提供了一种使NVDIMM-N兼容NVDIMM-P功能的方法,所述NVDIMM-N包括DRAM、NVDIMM控制器和NAND Flash,其中NVDIMM-N在CPU正常工作时对NANDFlash进行读操作。
根据本发明的方法的一个优选实施方案，所述方法包括获取待读取的数据的NANDFlash存储地址，且在DRAM中开辟出与待读取的数据大小相对应的缓存空间。
根据本发明的方法的一个优选实施方案，所述方法包括获取中所开辟出的缓存空间的DRAM目标地址，并且将所述NAND Flash存储地址和DRAM目标地址通过SMBus/I2C接口发送给NVDIMM控制器。
根据本发明的方法的一个优选实施方案，所述方法包括确认待读取的数据、所述NAND Flash存储地址以及所述DRAM目标地址是否正确；如果这些信息都正确，则CPU将SAVE_n信号拉低。
根据本发明的方法的一个优选实施方案，所述方法包括NVDIMM控制器接收到拉低的SAVE_n信号之后，检查CPU是否已经发出读NANDFlash命令；如果检测到CPU发出了读NANDFlash命令，则NVDIMM控制器将DRAM控制权从CPU切换过来。
根据本发明的方法的一个优选实施方案，所述方法包括NVDIMM控制器从所述NANDFlash存储地址读取所述待读取的数据，并且通过DDR接口将所述待读取的数据写入至所述DRAM目标地址。
根据本发明的方法的一个优选实施方案，当读取操作完成之后，NVDIMM控制器在CPU的指示下将DRAM控制权切回至CPU，在NVDIMM控制器内通过寄存器来标识此次读操作是否成功。
根据本发明的第四方面,提供了一种兼容NVDIMM-P功能的NVDIMM-N,所述NVDIMM-N包括DRAM、NVDIMM控制器和NAND Flash,其中NVDIMM-N在CPU正常工作时对NAND Flash进行读操作。
根据本发明的NVDIMM-N的一个优选实施方案，所述NAND Flash中存储有待读取的数据，且在所述DRAM中具有与待读取的数据大小相对应的缓存空间。
根据本发明的NVDIMM-N的一个优选实施方案，所述待读取的数据的NAND Flash存储地址和缓存空间的DRAM目标地址通过SMBus/I2C接口发送给NVDIMM控制器。
根据本发明的NVDIMM-N的一个优选实施方案，如果待读取的数据、所述NANDFlash存储地址以及所述DRAM目标地址都正确，则CPU将SAVE_n信号拉低。
根据本发明的NVDIMM-N的一个优选实施方案，所述NVDIMM控制器在接收到拉低的SAVE_n信号之后，检查CPU是否已经发出读NANDFlash命令；如果检测到CPU发出了读NANDFlash命令，则NVDIMM控制器将DRAM控制权从CPU切换过来。
根据本发明的NVDIMM-N的一个优选实施方案，所述NVDIMM控制器从所述NANDFlash存储地址读取所述待读取的数据，且通过DDR接口将所述待读取的数据写入至所述DRAM目标地址。
根据本发明的NVDIMM-N的一个优选实施方案，当读取操作完成之后，NVDIMM控制器在CPU的指示下将DRAM控制权切回至CPU，在NVDIMM控制器内通过寄存器来标识此次读操作是否成功。
因此，本发明的技术优势为：以NVDIMM-N产品规格为基础，在不增加/改变硬件接口的前提下，利用了NVDIMM-N的已有硬件接口，通过扩展SAVE_n和完善协议寄存器操作步骤，实现了NVDIMM-N在CPU正常工作时可访问NAND Flash，对NAND Flash进行写和读操作。这样，在现有NVDIMM-N硬件接口基础上，使NVDIMM-N具有NVDIMM-P的访问NAND Flash作为硬盘的功能。
附图说明
通过下文结合对附图的说明，将更容易理解本发明，在附图中：
图1为现有技术中根据JEDEC规范定义的NVDIMM-N的框图。
图2为根据本发明的一个实施方案的系统框图。
具体实施方式
下面结合附图对本发明进行详细描述。
NVDIMM控制器实现非易失性功能主要由DRAM、NAND(ONFI)控制器及数据备份/恢复部分(即，NAND Flash部分)这三部分完成，用FPGA实现NVDIMM控制器时这三部分是数字逻辑电路。CPU通过SMBus/I2C接口与NVDIMM控制器进行通信。SAVE_n是CPU向NVDIMM控制器发出中断信号，正常情况下，拉低表示CPU出现异常需要进行数据备份。
本发明利用NVDIMM-N已有的接口，通过扩展接口含义和协议命令实现CPU可访问NAND的功能。
图2为根据本发明的一个实施方案的系统框图。
如图2中所示，DRAM通过DDR接口与NVDIMM控制器连接，NANDFlash通过ONFI接口与NVDIMM控制器连接。
当CPU正常工作时，对NAND Flash进行写操作的流程如下：
首先，CPU将待写入NAND Flash的数据Data待写入存储在DRAM中，并且在NAND Flash中开辟出与待写入的数据大小相对应的缓存空间。
然后，CPU获取待写入的数据在DRAM中的地址A写DRAM，以及NANDFlash中所开辟出的缓存空间的目标地址A写NAND Flash，并且将所述地址A写DRAM和目标地址A写NAND Flash通过SMBus/I2C接口发送给NVDIMM控制器。
之后，CPU确认数据Data待写入、地址A写DRAM以及目标地址A写NAND Flash是否正确。如果这些信息都正确，则CPU将SAVE_n信号拉低。如果这些信息中的任何一个不正确，则CPU不执行任何操作且自身检测错误原因。
之后，NVDIMM控制器接收到拉低的SAVE_n信号之后，检查CPU是否已经发出写NANDFlash命令。
如果检测到CPU未发出写NAND Flash命令，则代表CPU经历了异常或掉电，此时进行正常的数据备份流程。
如果检测到CPU发出了写NAND Flash命令，则NVDIMM控制器将DRAM控制权从CPU切换过来。即，在切换之前，CPU操作DRAM控制权；在切换之后，NVDIMM控制器操作DRAM控制权。
之后，NVDIMM控制器通过DDR接口从DRAM的地址A写DRAM中读取数据Data待写入，并且将数据Data待写入写入NAND Flash中的目标地址A写NAND Flash。
当写入操作完成之后，NVDIMM控制器在CPU的指示下将DRAM控制权切回至CPU。同时，在NVDIMM控制器内通过寄存器来标识此次写操作是否成功。例如，标识符“1”代表成功，标识符“0”代表失败。这样，CPU通过SMBus/I2C接口查询可知此次写操作的状态。
在CPU正常工作时，对NAND Flash进行读操作的流程如下：
首先，CPU获取待读取的数据Data待读取在NAND Flash中的存储地址A读NAND Flash，并且在DRAM中开辟出与待读取的数据Data待读取大小相对应的缓存空间。
然后，CPU获取DRAM中所开辟出的缓存空间的目标地址A读DRAM，并且将所述地址A读NAND Flash和目标地址A读DRAM通过SMBus/I2C接口发送给NVDIMM控制器。
之后，CPU确认待读取的数据Data待读取、地址A读NAND Flash以及目标地址A读DRAM是否正确。如果这些信息都正确，则CPU将SAVE_n信号拉低。如果这些信息中的任何一个不正确，则CPU不执行任何操作且自身检测错误原因。
之后，NVDIMM控制器接收到拉低的SAVE_n信号之后，检查CPU是否已经发出读NANDFlash命令。
如果检测到CPU未发出读NAND Flash命令，则代表CPU经历了异常或掉电，此时进行正常的数据备份流程。
如果检测到CPU发出了读NAND Flash命令，则NVDIMM控制器将DRAM控制权从CPU切换过来。即，在切换之前，CPU操作DRAM控制权；在切换之后，NVDIMM控制器操作DRAM控制权。
之后，NVDIMM控制器从NAND Flash中的地址A读NAND Flash读取数据Data待读取，并且通过DDR接口将Data待读取写入至DRAM中的目标地址A读DRAM。
当读取操作完成之后，NVDIMM控制器在CPU的指示下将DRAM控制权切回至CPU。同时，在NVDIMM控制器内通过寄存器来标识此次读操作是否成功。例如，标识符“1”代表成功，标识符“0”代表失败。这样，CPU通过SMBus/I2C接口查询可知此次读操作的状态。
本发明在NVDIMM-N的产品体系框架内，以NVDIMM-N的协议为基础，增加相应的读写NAND Flash操作，使NVDIMM-N具有了NVDIMM-P的读写NAND Flash作为硬盘存储的功能。本发明未增加NVDIMM-N产品的硬件接口。
应理解，本文中的实施方案和实施例仅出于示例目的，本领域技术人员可以在不背离本发明的范围的前提下做出许多变体。
Claims (10)
1.一种使NVDIMM-N兼容NVDIMM-P功能的方法,其特征在于，所述NVDIMM-N包括DRAM、NVDIMM控制器和NAND Flash，
NVDIMM-N能够在CPU正常工作时对NAND Flash进行写操作。
2.根据权利要求1所述的方法，其特征在于，所述方法包括将待写入NAND Flash的数据存储在DRAM中，并且在NAND Flash中开辟出与待写入的数据大小相对应的缓存空间。
3.根据权利要求2所述的方法，其特征在于，所述方法包括获取待写入的数据的DRAM地址，以及所开辟出的缓存空间的NAND Flash目标地址，并且将所述DRAM地址和NAND Flash目标地址经由SMBus/I2C接口发送给NVDIMM控制器。
4.根据权利要求3所述的方法，其特征在于，所述方法包括确认所述待写入的数据、所述DRAM地址以及所述NAND Flash目标地址是否正确；如果这些信息都正确，则将SAVE_n信号拉低。
5.根据权利要求4所述的方法，其特征在于，所述方法包括NVDIMM控制器接收到拉低的SAVE_n信号之后，检查是否存在写NAND Flash命令；如果检测到写NAND Flash命令，则NVDIMM控制器将DRAM控制权从CPU切换过来。
6.根据权利要求5所述的方法，其特征在于，所述方法包括NVDIMM控制器通过DDR接口从所述DRAM地址中读取所述待写入的数据，且将所述待写入的数据写入所述NAND Flash目标地址。
7.根据权利要求6所述的方法，其特征在于，当写操作完成之后，NVDIMM控制器根据CPU的指示将DRAM控制权切回至CPU，且在NVDIMM控制器内通过寄存器来标识此次写操作是否成功。
8.一种兼容NVDIMM-P功能的NVDIMM-N,所述NVDIMM-N包括DRAM、NVDIMM控制器和NANDFlash，其特征在于，
NVDIMM-N能够在CPU正常工作时对NAND Flash进行写操作。
9.根据权利要求8所述的NVDIMM-N，其特征在于，所述DRAM中存储有待写入NAND Flash的数据，且所述NAND Flash中具有与待写入的数据大小相对应的缓存空间。
10.根据权利要求9所述的NVDIMM-N，其特征在于，待写入的数据的DRAM地址以及所开辟出的缓存空间的NAND Flash目标地址经由SMBus/I2C接口发送给NVDIMM控制器。
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