CN200997135Y

CN200997135Y - 内置通用同步异步收发器的微控制器结构

Info

Publication number: CN200997135Y
Application number: CN 200620047703
Authority: CN
Inventors: 周渊; 史卫东; 潘松; 陈光胜
Original assignee: Shanghai Hair Group Integated Circuit Co Ltd
Current assignee: Shanghai Hair Group Integated Circuit Co Ltd
Priority date: 2006-11-10
Filing date: 2006-11-10
Publication date: 2007-12-26
Anticipated expiration: 2016-11-10

Abstract

本实用新型公开了一种内置通用同步异步收发器的微控制器结构，包括各自分别与总线相连的内核、外设和特殊功能部件，所述的内核包括：时钟发生器、复位逻辑电路、存储器、算术逻辑单元分别与中央处理单元相连接，上述器件又分别与总线相连接；所述的外设包括：与总线相连的输入输出端口、8位6路模/数转换器，一路捕捉、三路定时器、比较和脉宽调制模块、通用同步异步收发器分别通过共用引脚数据线与总线连接；所述的特殊功能部件包括：器件配置位、片内上电延时复位、欠压复位逻辑、看门狗定时器、休眠模式，以上器件分别与总线连接。本实用新型抗干扰能力强、低系统成本、高可靠性、设计灵活。

Description

内置通用同步异步收发器的微控制器结构

所属技术领域

本实用新型属于集成电路领域，尤其是涉及一种内置通用同步异步收发器的微控制器结构。

背景技术

随看深亚微米CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体) 集成电路生产工艺的不断进步，目前可以把复杂的微控制器(MCU)内核集成在一块芯片上，同时留有足够的硅片面积用于实现复杂的存储器和外设逻辑。过去用于高端32位和64位CPU的设计方法和结构现在已经能够有效的用于低价8位微控制器系统。利用这些功能强大而且便宜的微控制器使得系统的集成度不断提高，同时也大大增强了微处理器数据处理及流程控制的能力。丰富的外设，使得单片机能够更方便的与外部进行联系，并可执行内部任务。

近年来，越来越多的微控制器运用到社会生活的各个领域，对国民经济的发展起到了必不可少的促进作用。而对微控制器的可靠性、抗干扰性、灵活性、兼容性也有着越来越高的要求，目前对于市场上8位的OTP(One-TimeProgrammable，一次可编程)微控制器存在着以下不足：(1)对于两极四段流水结构，各模块间无法相互备份、相互依靠，更不能对数据进行预处理和处理，严重影响了该结构的抗干扰能力；(2)缺乏完备的外设，从而限制了芯片与外部的联系，为后续设计带来不便。(3)系统可靠性、灵活性有待进一步提高同时降低成本。

因此就需要有一种新型的微控制器结构改善目前的系统结构，增加并调整外围设备和特殊功能模块，使得传统控制器MCU的不足之处有所改善。

发明内容

本实用新型的目的在于解决现有技术的不足，提供一种抗干扰能力强、低系统成本、高可靠性、设计灵活的微控制器结构。

本实用新型的技术方案为提供一种内置通用同步异步收发器的微控制器结构，包括各自分别与总线相连的内核、外设和特殊功能部件，所述的内核包括：时钟发生器、复位逻辑电路、存储器、算术逻辑单元分别与中央处理单元相连接，上述器件又分别与总线相连接；所述的外设包括：与总线相连的输入输出端口、8位6路模/数(A/D)转换器，一路捕捉、三路定时器、比较和脉宽调制模块、通用同步异步收发器分别通过共用引脚数据线与总线连接；所述的特殊功能部件包括：器件配置位、片内上电延时复位、欠压复位逻辑、看门狗定时器、休眠模式，以上器件分别与总线连接。

其中，所述的存储器包括2K×16位一次可编程程序存储器和224×8bit的数据寄存器，数据存储器分为两部分，特殊寄存器与通用寄存器，其中特殊寄存器为96×8bit，通用寄存器128×8bit，通用数据存贮器采用单端口，异步低功耗SRAM实现。

本实用新型的另一技术方案为提供一种内置通用同步异步收发器的微控制器结构，包括各自分别与总线相连的内核、外设和特殊功能部件，其特征在于：所述的内核包括数据随机存储器、算术逻辑单元、程序计数器分别与总线相连，堆栈、中断处理器分别与程序计数器相连，程序计数器的输出端依次与程序存储器、指令寄存器、指令译码器相连，指令译码器的输出端分别连接数据随机存储器、算术逻辑单元、复位逻辑电路，数据随机存储器的输出端与算术逻辑单元连接，工作寄存器与算术逻辑单元相连，振荡器与复位逻辑电路相连；所述的外设包括：与总线相连的输入输出端口、8位6路模/数(A/D)转换器，一路捕捉、三路定时器、比较和脉宽调制模块、通用同步异步收发器分别通过共用引脚数据线与总线连接；所述的特殊功能部件包括：器件配置位、片内上电延时复位、欠压复位逻辑、看门狗定时器、休眠模式，以上器件分别与总线连接。

本实用新型的优点在于：1、提供一种新型的8位RISC微控制器，以使得指令不仅完备，而且能够相互备份，相互依靠，对数据进行预处理，从而提高整个结构的抗干扰能力。2、针对一些小型电器，采用了小容量储存器，大大降低了成本3、提供较完备的外设，以使得单片机能够更方便的与外部进行联系，并可执行内部任务。4、提供大量特殊功能部件，以使得降低系统成本，提高系统可靠性，增加设计灵活性。

附图说明

图1是本实用新型内核内部的结构框图；

图2是本实用新型内核与外设相连接的结构框图。

具体实施方式

下面结合附图和具体实施方案，对本实用新型作进一步的说明。

本实用新型根据器件可划分为内核、外设、特殊功能部件三大部分。

内核包括时钟发生器、复位逻辑、CPU(中央处理单元)、ALU(算术逻辑单元)、器件的存储器构成。

上述中央处理单元采用两级四段流水线、哈佛型结构，把16位的程序储存器总线和8位的数据总线分开独立运行，通过将一个指令周期分为4部分，产生四个不重叠的正交时钟(Q1、Q2、Q3、Q4)来实现在一个指令周期内即执行前一条指令又取出当前指令，使一条指令的取指和和另一条指令的执行在同一个周期内完成。其特征在于：在Q1相实现指令译码，程序计数器备份，双周期指令预处理，中断向量处理，外部中断和端口变化中断预处理操作；Q2相实现接收译码后的寻址操作数和数据内容，并完成对功能寄存器或数据寄存器的读取，同时完成对中断请求标志位的扫描操作及外部中断对休眠模式激活的预处理操作；Q3相实现接收译码后输出的运算类型操作码、接收数据读取装置输出的数据内容，并完成算术逻辑运算装置(ALU)的算术逻辑运算、同时完成端口变化终端处理及其对休眠模式激活的预处理操作，同时读取下一条指令；Q4相实现将算术逻辑单元的运算结果按照指令译码后操作数寻址部分做写回操作，包括完成ALU数据写回、内部中断和堆栈处理，同时完成程序计数器处理，程序计数器处理包括程序计数器加1、程序计数器出栈、程序计数器跳转。

上述时钟发生器用于为上述四相提供时钟信号，同时产生所述二级四段流水线结构所需的同步时钟信号。其特征在于可根据实际应用选择不同的工作模式，包括低频(低功耗)模式、普通模式、高频模式、外部电阻/电容模式。

上述复位逻辑包括上电复位(POR)逻辑、正常工作状态下的外部复位逻辑、休眠状态下的外部复位逻辑、正常工作状态下看门狗定时器溢出复位逻辑、欠压复位(BOR)逻辑。

上述储存器包括程序储存器和数据储存器，其特征在于数据寄存器包括特殊寄存器和通用寄存器，利用地址映射电路把分布在不同的区和数据空间的特殊寄存器和通用寄存器的物理地址映射到连续的物理地址上。

作为改进本芯片程序储存器为采用的大容量的2K×16位OTP存储器，以使得芯片能够适应当前应用程序越来越大趋势的需要，从而提高芯片的使用范围；数据存储器分为两部分，特殊寄存器与通用寄存器，共224×8bit，其中特殊寄存器为96×8bit，通用寄存器128×8bit，通用数据存贮器采用单端口，异步低功耗SRAM实现。

上述中断操作模式为中断模块接受中断请求后判断该请求是否同时满足中断允许和中断有效允许，如果是，将中断请求转换成中断响应，系统进入中断，否则，不产生中断响应。

外设包括输入输出端口(I/O)、三路定时器、一路捕捉、比较和脉宽调制(CCP)模块、通用同步异步收发器USART(SCI)、8位6路模/数(A/D)转换器。

输入输出端口包括端口A(PORTA)、端口B(PORTB)、瑞口C(PORTC)。其特征在于端口A为6位锁存器，所有PORTA端口有TTL SMT输入驱动器，PORTA4有CMOS输出驱动器，其它PORTA口有TTL输出驱动器；端口B是一个八位双向端口，所有PORTB端口有TTL SMT输入和全TTL输出驱动器并都有内部弱上拉，PORTB口其特征还在于PORTB0可作为可选择中断边沿的外部中断口，而PORTB口高六位可作为变化中断口，对外部电压变化做出中断响应；端口C是一个8位的双向端口，所有PORTC端口有TTL SMT输入驱动器和CMOS输出驱动器。

上述定时器包括TIMER0、TIMER1、TIMER2，其特征在于TIMER0为8位定时/计数器，CPU可对其进行读写操作，可选用内部时钟及外部时钟源，选择外部时钟时，可编程进行时钟边沿选择，溢出会产生溢出中断，睡眠模式下TIMER0停止计数；TIMER1为16位定时/计数器，CPU可对其进行读写操作，3位可编程预分频器，可选用内部时钟及外部时钟源，选择外部时钟时，外部时钟下降沿计数，且可设为同步模式计数模式或异步模式，可做捕捉、比较模块的时基，计数溢出会产生溢出中断，如果设置为外部异步计数模式，睡眠模式下继续计数，溢出中断可唤醒CPU；TIMER2为8位定时器，CPU可对其进行读写操作，4位可编程预分频器、4位可编程后分频器，只有内部时钟源，时钟源频率Fosc/4，可做脉宽调制模块的时基计数器，计数溢出会产生溢出中断。

上述捕捉、比较、脉宽调制模块共同复用引脚，可通过设定相关寄存器选择不同模式，其特征在于捕捉功能可以在引脚上捕捉以下四种状况：信号中每个下降沿发生时、信号中每个上升沿发生时、信号中每4个上升沿发生时、信号中每16个上升沿发生时；比较功能在比较吻合事件发生时可触发以下事件：输出该引脚状态为高电平、输出该引脚状态为低电平、输出该引脚状态保持不变、特殊事件触发；脉宽调制功能可在引脚上产生一个周期可调、占空比可调的10位分辨率的脉宽调制输出。

上述通用同步异步收发器USART其特征在于有以下几种工作模式：全双工异步模式、半双工同步主控模式、半双工同步从动模式。

上述模数转换器其特征在于时钟可有如下选择：Fosc、Fosc/2、Fosc/8、Fosc/16，可将一个模拟信号转换成相对应的8位数字信号，本芯片共有6路模拟输入端。

特殊功能部件包括器件配置位、片内上电延时复位(POR)、欠压复位(BOR)逻辑、看门狗定时器、休眠模式。

上述器件配置位决定器件的工作模式及部分功能的运用与否，如上电延时、欠压复位、看门狗定时器。

上述片内上电延时复位指芯片上电时会产生一个复位信号，如果上电延时使能，则开始上电延时，并在延时结束后激活起振定时器芯片开始工作。

上述欠压复位逻辑其特征在于可对掉电复位电压进行选择，可对滤波电路时钟进行如下选择：32KHzRC时钟、Fosc/4，带有8位预分频器，可产生掉电中断。

上述看门狗定时器(WDT)其特征在于带有8位预分频器，采用32KRC振荡器作为计数时钟，可产生溢出复位，在休眠模式下可唤醒CPU。

上述休眠模式其特征在于进入休眠模式器件的振荡器停振，I/O端口保持原有电平，可通过以下事件唤醒CPU：器件复位、看门狗定时器唤醒(如果WDT被使能)、外部中断包括INT引脚、PORTB端口高位引脚上的电平变化、A/D、Timer1、捕捉。

参考图1，图1是芯片核心结构框图，首先时钟发生器为芯片提供系统时钟，根据13位程序计数器的值从程序存储器中取出指令，并送到指令寄存器中存储起来，然后进行相应的译码。译码器控制整个微控制器工作状态，译码器输出的微码将指令分为三大类：字节操作类指令，位操作指令，立即数操作和控制操作类指令。之后根据不同的指令做出相应的处理，如果是字节类指令先读取数据随机储存器中对应寄存器中的值，再和工作寄存器中的值一起输入算术逻辑单元进行相关运算，之后根据指令将结果放入指定寄存器(数据随机存储器或工作寄存器)；如果是位操作指令先读取数据随机寄存器中对应寄存器的内容，然后按照指令对要求的位进行处理，最后将结果写回指定寄存器；如果是立即数类指令在指令中已把所需的操作数直接给以一个常数值，来和工作寄存器中的值一起送给算术逻辑单元进行相关运算，这个直接填入操作数的常数值，就是所谓的“立即数”(Literal)。既然是常数值与工作寄存器来运算，因此运算的结果一定是放到工作寄存器之中，没有选择目标寄存器的问题，所以立即数运算指令只有一个操作数，就是该常数值，当然这个常数值也必须在8位可以表示的范围中；如果是控制类指令，由于在一般的情况之下程序的流程是依据程序存储器中的指令码一个接一个执行，而控制指令则是用在异于一般流程的程序跳跃动作，这些跳跃动作主要包括了无条件的跳跃、子程序的调用、子程序的返回以及中断子程序的返回，这类指令执行需要两个周期，第一个周期执行译码和处理数据，第二个周期执行一条空指令，另一种控制指令则是对单片机中特殊功能但无法从寄存器来控制的项目，直接以指令来启动其功能，像休眠模式的启动与看门狗寄存器的清除，这类指令直接通过译码获得对特殊功能操作的控制码。完成一个指令周期后，程序计数器自动加一，取出下一条指令，如此不断循环，形成流水线作业。当发生中断时，由中断处理器进行处理，首先，选择中断向量作为程序计数器的值，同时程序计数器处理器将当前程序计数器输入堆栈处理器做压栈处理；之后进入中断程序进行处理，当发生中断返回时，堆栈处理器做出栈处理，将栈中的数据输出至程序计数器处理器，而程序计数器处理器将出栈的数据作为程序计数器的值，取出对应代码继续主程序处理。程序计数器处理器除了上述功能以外，还包括微控制器执行跳转指令时，译码器将跳转地址赋值给程序计数器做跳转操作，以及为抗干扰而设计的程序计数器备份操作，每次程序计数器的变化都将上一次程序计数器值做备份，以备程序计数器受干扰时可以做一些补救操作。

由于芯片工作模式和端口处理是本实用新型较为突出的特点，所以微控制器在流水操作中实时的检测微控制器是否需要进入低功耗的空闲模式，所以安排Q3来完成空闲模式处理；而端口预处理和端口后处理是检测芯片的部分端口是否有变化，通过Q1完成预处理和Q3完成终处理，以保证微控制器对外部信号的变化做出准确的判断，避免芯片受到干扰后，无法正确判断的现象发生。

请参阅图2，图2是本实用新型内核与外设相连接的结构框图，内核为各外设提供时钟信号，有复位时内核根据复位类型对各外设进行相应设定。特殊功能寄存器为各外设提供各类寄存器，通过对相关寄存器的设定来控制各外设的操作、选择各外设的模式及保存各外设所需的数据。

Claims

1、一种内置通用同步异步收发器的微控制器结构，包括各自分别与总线相连的内核、外设和特殊功能部件，其特征在于：

所述的内核包括：时钟发生器、复位逻辑电路、存储器、算术逻辑单元分别与中央处理单元相连接，上述器件又分别与总线相连接；

所述的外设包括：与总线相连的输入输出端口、8位6路模/数转换器，一路捕捉、三路定时器、比较和脉宽调制模块、通用同步异步收发器分别通过共用引脚数据线与总线连接；

所述的特殊功能部件包括：器件配置位、片内上电延时复位、欠压复位逻辑、看门狗定时器、休眠模式，以上器件分别与总线连接。

2、如权利要求1所述的微控制器结构，其特征在于所述的存储器包括2K×16位一次可编程程序存储器和224×8bit的数据寄存器，数据存储器分为两部分，特殊寄存器与通用寄存器，其中特殊寄存器为96×8bit，通用寄存器128×8bit，通用数据存贮器采用单端口，异步低功耗SRAM实现。

3、一种内置通用同步异步收发器的微控制器结构，包括各自分别与总线相连的内核、外设和特殊功能部件，其特征在于：

所述的内核包括数据随机存储器、算术逻辑单元、程序计数器分别与总线相连，堆栈、中断处理器分别与程序计数器相连，程序计数器的输出端依次与程序存储器、指令寄存器、指令译码器相连，指令译码器的输出端分别连接数据随机存储器、算术逻辑单元、复位逻辑电路，数据随机存储器的输出端与算术逻辑单元连接，工作寄存器与算术逻辑单元相连，振荡器与复位逻辑电路相连；

4、如权利要求3所述的微控制器结构，其特征在于所述的存储器包括2K×16位一次可编程程序存储器和224×8bit的数据寄存器，数据存储器分为两部分，特殊寄存器与通用寄存器，其中特殊寄存器为96×8bit，通用寄存器128×8bit，通用数据存贮器采用单端口，异步低功耗SRAM实现。