CN108228513A - 一种基于fpga架构的智能串口通讯模块及控制方法 - Google Patents

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Abstract

本发明属于计算机通讯控制技术领域，具体涉及一种基于FPGA架构的智能串口通讯模块及控制方法。本发明利用FPGA并行处理的特点，通过设计可复用的串口通道逻辑单元以及智能化控制管理逻辑单元，实现多串口通道通讯数据的并行接收、发送和自测试功能。设计具备完备的BIT策略和接口防护功能，克服了传统串口通讯模块设计CPU负荷重、FPGA引脚数量多的缺点，提高了CPU有效利用率和串行总线数据传输带宽，具备较强理论意义和实用价值。

Description

一种基于FPGA架构的智能串口通讯模块及控制方法
技术领域
本发明涉及现场可编程门阵列FPGA技术领域，尤其涉及一种基于FPGA架构的智能串口通讯模块，以FPGA为硬件基础，用VHDL编写代码实现，属于计算机通讯控制技术领域。
背景技术
随着通讯技术的不断发展，现场可编程器件FPGA(Field Programmable GateArray)的使用越来越广泛，它具有集成度高、体积小、功耗低、高可靠性、高安全性、系统成本低、灵活性号、便于连接等特点，因而在通讯技术领域中得到广泛的应用，常用的通讯方法就有串口通讯。
目前比较通用的串口通讯实现方案有两种。第一种方案是采用串口通讯芯片实现串口通讯，使用FPGA实现上位机与串口通讯芯片之间的逻辑控制，完全基于上位机接收和发送数据。当数据量大时，上位机主程序需要频繁地进行中断响应或者进行标志位查询操作，控制数据接收流程并缓存收到的数据，占用上位机的时间较长；在发送数据时，需要查询当前串口通讯状态，进行发送流程控制，也会占用上位机大量的时间，从而影响上位机的工作效率。在多串口通道设计中，DSP需采用串行方式一次扫描各个通道，当串口通讯速率过低时导致上位机等待时间过长，难以满足实时性要求较高且需要并行处理的实际需求。
第二种方案是采用FPGA实现专用串口扩展芯片的功能，通过在FPGA内部集成多路串口控制器，在每一路串口控制器与上位机之间设置不同的双端口存储器芯片，每一个双端口存储器的第一端口通过数据线和地址线与上位机连接，第二端口通过数据线与地址线连接相应串口控制器的数据信号端口和地址信号端口，相应的，每一路串口控制器可利用对应的地址信号端口和数据信号端口向双端口存储器发送地址信号和数据以在双端口存储器的目标地址上写入已接收数据或读取待发送数据。本方案设计中每一路串口控制器在双端口存储器芯片中读写数据时，需要利用不同的信号线同时传输地址信号和数据以实现向双口存储器芯片的目标地址写入或读出数据，使用信号线数量较多，即占用FPGA引脚数量较多，因此，减少占用FPGA引脚数量成为亟待解决的问题。
发明内容
本发明的目的是为了克服现有技术的不足，提供一种基于FPGA架构的智能串口通讯模块设计方案，该FPGA逻辑设计采用智能化管理设计，并行处理完成多通道串口通讯数据的接收、发送和自测试过程，从而减少占用CPU时间，提高CPU效率；同时处理结果通过内嵌的双口存储器实现与CPU之间的数据交互，从而减少占用FPGA引脚数量。
该模块逻辑架构主要分为三大逻辑单元：局部总线解析逻辑单元、CPU命令解析逻辑单元和串口通道逻辑单元。
局部总线解析逻辑单元分别与CPU和FPGA内部寄存器相连，完成局部总线协议信号的解析及转换功能，传输相应的总线数据信息，这些信息包括命令信息、相关状态寄存器信息、配置数据信息、缓冲区指针信息以及接收/发送数据。
CPU命令解析逻辑单元分别与状态/命令寄存器和串口通道逻辑单元相连，完成CPU命令的解析功能，并根据解析的命令产生不同的命令控制信号，这些命令控制信号包括初始化信号(init)、自测试信号(ibit)、软复位信号(srst)、停止工作信号(stop)、正常工作信号(work)，同时根据各串口通道返回的状态信息，完成模块状态寄存器的信息更新。
串口通道逻辑单元为可复用逻辑单元结构，各通道之间互不影响。串口通道逻辑单元分别与CPU命令解析逻辑单元和局部总线解析逻辑单元相连，同时连接指针/配置数据寄存器以及FPGA外部串行接口。串口通道逻辑单元主要完成三部分功能：一是上电时完成UART通道波特率等配置信息的配置功能；二是UART通道配置完成后，进行上电BIT测试过程，并将测试结果等信息发送给CPU命令解析逻辑单元；三是根据CPU命令解析逻辑产生的命令控制信号，完成相应的控制功能，并传输其工作状态信息。根据串口通道逻辑的功能，该部分逻辑可具体分为五部分逻辑功能单元：发送缓冲逻辑单元、接收缓冲逻辑单元、UARTIP核逻辑单元、数据通路选择逻辑单元、通道控制逻辑单元。
a.发送缓冲逻辑单元是串口通道发送数据缓冲区，采用双口存储器逻辑结构进行设计，分别与局部总线解析逻辑单元、通道控制逻辑单元和数据通路选择逻辑单元相连，用于存储并传输CPU写入的待发送串行数据包。
b.接收缓冲逻辑单元是串口通道接口数据缓冲区，采用双口存储器逻辑结构进行设计，分别与局部总线解析逻辑单元、通道控制逻辑单元和UART IP核逻辑单元相连，用于存储并传输UART IP核接收到的串行数据包。
c.UART IP核逻辑单元为串口通讯协议IP核，分别与通道控制逻辑单元、数据通路选择逻辑单元、接收缓冲逻辑单元和FPGA外部串行接口相连，该串口通讯IP核波特率为9600bps～115200bps可编程，其数据帧长度、停止位长度、校验方式可通过软件进行编程。
d.数据通路选择逻辑单元分别与通道逻辑控制单元、发送缓冲逻辑单元和UARTIP核相连，在通道逻辑单元控制下，选择不同的数据信息发送至UART IP核逻辑单元，这些数据信息包括UART配置信息、通道自测试数据以及正常发送数据。
e.通道控制逻辑单元为串口通道核心控制逻辑单元，分别与CPU命令解析逻辑单元及串口通道逻辑内各单元相连，主要完成串口通道的不同工作状态控制转换功能，这些工作状态包括初始化状态、自测试状态、软复位状态、停止状态、正常工作状态，同时产生相应的控制信号实现对串口通道逻辑内各逻辑单元的控制。
基于FPGA架构的智能串口通讯模块的控制方法：
该逻辑架构中，通过各个逻辑单元之间的协同工作，完成串口通道的智能化控制过程：局部总线解析逻辑接收来自CPU的局部总线信号并进行协议解析及转换，将得到的CPU数据存储在对应的寄存器中或将寄存器中的数据传输至数据线；CPU命令解析逻辑读取命令寄存器中的数据进行命令解析，产生相应的命令控制信号传输给各串口通道逻辑；串口通道逻辑内的通道控制逻辑单元根据命令控制信号控制串口通道逻辑内各逻辑单元之间协调工作，共同完成相应的串口控制功能，并返回相应的状态信息给CPU命令解析逻辑；CPU命令解析逻辑将各串口通道逻辑返回的状态信息进行重新组合并存储在相应的状态寄存器中，通过局部总线解析逻辑供CPU读取。
附图说明
本发明的上述优点以及实施方式的描述结合下面附图将变得清晰且容易理解，其中：
图1为本发明提供的一种基于FPGA架构的智能串口通讯模块的结构示意图。
图2为本发明的UART通道逻辑的原理结构示意图。
具体实施方式
下面结合附图与具体实施方式对本发明做进一步的描述。
图1是本发明提供的一种基于FPGA架构的智能串口通讯模块的结构示意图。参照图1所示，该逻辑架构主要包括三部分逻辑单元：局部总线解析逻辑单元、CPU命令解析逻辑单元以及串口通道逻辑单元。其中串口通道逻辑单元为可复用的逻辑单元，通过复用实现多通道串口功能。
图2是本发明的串口通道逻辑的原理结构示意图。参照图2所示，串口通道逻辑逻辑包括五部分逻辑单元：发送缓冲逻辑单元、接收缓冲逻辑单元、UART IP核逻辑单元、数据通路选择逻辑单元、通道控制逻辑单元。其中通道控制逻辑单元为串口通道的核心控制逻辑单元，在CPU命令控制信号作用下，控制通道内各通道逻辑单元之间协同工作，完成相应的控制功能。
其中，所述FPGA模块，采用智能化管理设计，并行处理完成多通道串口通讯数据的接收、发送和自测试，处理结果通过内部双口存储器实现与CPU模块之间的数据交互。
本架构的智能化工作原理如下：
(1)上电后，FPGA逻辑自动完成内部各单元结构的初始化过程，整个串口模块处于规定的缺省工作模式，所述初始化过程包括初始化双口存储器单元和初始化配置串口协议IP核，以及内部各寄存器的初始化配置；
(2)初始化完成后，在通道控制逻辑单元的控制下，各串口通道逻辑自动完成上电自测试过程，以保证模块工作在正确的方式中，测试内容主要为UART通道内回绕测试和外回绕测试。当上电自测试出错时，则进行不超过3次的自测试测试过程，并发送自测试状态信息给CPU命令解析逻辑单元。
(3)上电自测试结束后，CPU读取上电自测试结果，并通过局部总线向FPGA逻辑发送CPU命令字数据。
(4)局部总线解析逻辑完成局部总线信号的解析，并将解析后的CPU命令存储在命令寄存器中，供CPU命令解析逻辑进行解析处理。
(5)CPU命令解析逻辑根据解析处理的CPU命令，产生相应的命令控制信号发送给各串口通道逻辑单元，控制各通道完成相应的工作。命令控制信号包括初始化信号、正常工作信号、停止工作信号、自测试信号、软复位信号。
(6)通道控制逻辑单元根据命令控制信号控制串口通道逻辑内各逻辑单元之间协调工作，完成相应的串口功能，并返回相应的状态信息。

Claims (3)

1.一种基于FPGA架构的智能串口通讯模块，其特征在于：所述模块逻辑架构由局部总线解析逻辑单元、CPU命令解析逻辑单元和串口通道逻辑单元组成；所述串口通道逻辑单元分别与CPU命令解析逻辑单元和局部总线解析逻辑单元相连，同时连接指针或配置数据寄存器以及FPGA外部串行接口；所述串口通道可具体分为五部分逻辑功能单元：发送缓冲逻辑单元、接收缓冲逻辑单元、UART IP核逻辑单元、数据通路选择逻辑单元、通道控制逻辑单元；所述通道控制逻辑单元为串口通道核心控制逻辑单元，分别与CPU命令解析逻辑单元及串口通道逻辑内各单元相连，主要完成串口通道的不同工作状态控制转换功能，同时产生相应的控制信号实现对串口通道逻辑内各逻辑单元的控制。
2.根据权利要求1所述的一种基于FPGA架构的智能串口通讯模块，其特征在于：所述工作状态包括初始化状态、自测试状态、软复位状态、停止状态、正常工作状态。
3.根据权利要求1所述的一种基于FPGA架构的智能串口通讯模块的控制方法，其特征在于：所述逻辑架构中，通过各个逻辑单元之间的协同工作，完成串口通道的智能化控制过程：局部总线解析逻辑接收来自CPU的局部总线信号并进行协议解析及转换，将得到的CPU数据存储在对应的寄存器中或将寄存器中的数据传输至数据线；CPU命令解析逻辑读取命令寄存器中的数据进行命令解析，产生相应的命令控制信号传输给各串口通道逻辑；串口通道逻辑内的通道控制逻辑单元根据命令控制信号控制串口通道逻辑内各逻辑单元之间协调工作，共同完成相应的串口控制功能，并返回相应的状态信息给CPU命令解析逻辑；CPU命令解析逻辑将各串口通道逻辑返回的状态信息进行重新组合并存储在相应的状态寄存器中，通过局部总线解析逻辑供CPU读取。
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