CN114615104B - 一种基于国产化fpga实现的智能串口通讯方法及系统 - Google Patents
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Abstract
本发明实施例涉及智能通讯技术领域，具体公开了一种基于国产化FPGA实现的智能串口通讯方法及系统。本发明实施例通过接收用户设置的波特率值；根据波特率值和预先设置的协议，判断需要设置发送通道还是接收通道；根据所述波特率值，计算得出分频系数；根据所述分频系数进行分频，生成对应的频率脉冲，得到发送波特率或接收波特率。能够根据用户设置的波特率值，分别对接收、发送通道单独设置波特率，完成独立波特率通讯，有效解决现有RS422总线功能设备与两个以上的终端设备通讯时，通讯速率必须一致的缺陷，保证在只有一路RS422总线的设备也可以完成同时与两个以上不同通讯速率的终端设备的通讯。
Description
技术领域
本发明属于智能通讯技术领域，尤其涉及一种基于国产化FPGA实现的智能串口通讯方法及系统。
背景技术
近年来，工业控制行业发展迅速，工业控制已经进入第三次工业革命及其第六次技术革命。传统工业化逐步升级为新型工业及“智能工业化”。
智能工业化是将具有环境感知能力的各类终端、基于泛在技术的计算模式、移动通信等不断融入到工业生产的各个环节当中。这样大幅提高制造效率，改善产品质量，降低产品成本和资源消耗。
而想要实现智能工业化，需要依靠大数据的技术对工业数据进行有效的分析，从中筛选出有用的数据，然后大数据的获取离不开各类感知终端设备，终端设备的数据传输离不开通讯总线。随着数据类型需求增加所需要的终端设备的类型也会相应增加。各类终端设备通讯协议也相应增加，这样通讯总线就会增加。然而在需要多种终端设备的使用场景下，就会出现繁琐的总线搭建，这样很不利于现场布线，而且对于后期设备和总线维护也带来很大的麻烦，相应的成本也会增加。
目前国内通讯总线常用RS422总线，RS422总线为四线接口，由于采用单独的发送和接收通道，因此数据的发送和接收可以同步执行，效率非常高。RS422总线采用差分平衡电路，能够极大的抑制噪音以及不受节点之间的接地电平差异的影响，具有较强的抗干扰能力以及较远的传输距离。RS422总线的最大传输距离为约1200米，最大传输速率为10Mb/s。
但是现有RS422总线功能设备与2个以上的终端设备通讯时，通讯速率必须一致，否则就会出现通讯错误。只有具备2路独立RS422总线才能实现与2个以上不同通讯速率终端通讯。但是这样只有1路RS422功能的设备就无法使用，受到局限而且对于使用者也带来成本的增加。
发明内容
本发明实施例的目的在于提供一种基于国产化FPGA实现的智能串口通讯方法及系统，旨在解决背景技术中提出的问题。
为实现上述目的，本发明实施例提供如下技术方案：
一种基于国产化FPGA实现的智能串口通讯方法，所述方法具体包括以下步骤：
接收用户设置的波特率值；
根据波特率值和预先设置的协议，判断需要设置发送通道还是接收通道；
根据所述波特率值，计算得出分频系数；
根据所述分频系数进行分频，生成对应的频率脉冲，得到发送波特率或接收波特率。
作为本发明实施例技术方案进一步的限定，所述根据所述波特率值，计算得出分频系数具体包括以下步骤：
获取内部振荡时钟；
将所述内部振荡时钟与波特率值相除，计算得到分频系数。
作为本发明实施例技术方案进一步的限定，所述根据所述分频系数进行分频，生成对应的频率脉冲，得到发送波特率或接收波特率具体包括以下步骤：
将所述内部振荡时钟以所述分频系数分频，生成频率脉冲；
根据所述频率脉冲，得到发送波特率或接收波特率。
作为本发明实施例技术方案进一步的限定，所述方法还包括以下步骤：
获取用户需要发送的待发送数据；
以发送波特率，将所述待发送数据发送至RS422总线接口芯片；
将LVTTL电平转换为RS422电平，并将所述待发送数据发送；
生成发送数据完成标志。
作为本发明实施例技术方案进一步的限定，所述方法还包括以下步骤：
将RS422电平转化为LVTTL电平；
以接收波特率，将待接收数据接收并放入缓存中；
生成接收数据完成标志。
作为本发明实施例技术方案进一步的限定，在完成一次发送或接收的通讯之后，进行重新启动。
一种基于国产化FPGA实现的智能串口通讯系统，所述系统包括晶振和FPGA，其中：
晶振，用于提供产生内部振荡时钟的原始时钟源；
FPGA，包括滤波生成器、收数据引擎和发数据引擎，用于接收用户设置的波特率值；根据波特率值和预先设置的协议，判断需要设置发送通道还是接收通道；根据所述波特率值，计算得出分频系数；根据所述分频系数进行分频，生成对应的频率脉冲，得到发送波特率或接收波特率。
作为本发明实施例技术方案进一步的限定，所述系统还包括：
RS422总线接口芯片，用于在发数据时将LVTTL电平转换为RS422电平；在收数据时将RS422电平转化为LVTTL电平。
与现有技术相比，本发明的有益效果是：
本发明实施例通过接收用户设置的波特率值；根据波特率值和预先设置的协议，判断需要设置发送通道还是接收通道；根据所述波特率值，计算得出分频系数；根据所述分频系数进行分频，生成对应的频率脉冲，得到发送波特率或接收波特率。能够根据用户设置的波特率值，分别对接收、发送通道单独设置波特率，完成独立波特率通讯，有效解决现有RS422总线功能设备与两个以上的终端设备通讯时，通讯速率必须一致的缺陷，保证在只有一路RS422总线的设备也可以完成同时与两个以上不同通讯速率的终端设备的通讯。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例。
图1示出了本发明实施例提供的方法的流程图。
图2示出了本发明实施例提供的方法中计算分频系数的流程图。
图3示出了本发明实施例提供的方法中得到发送波特率或接收波特率的流程图。
图4示出了本发明实施例提供的方法的又一流程图。
图5示出了本发明实施例提供的方法的又一流程图。
图6示出了本发明实施例提供的系统的应用架构图。
图7示出了本发明实施例提供的系统中FPGA的结构框图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
可以理解的是，在现有技术中，RS422总线功能设备与2个以上的终端设备通讯时，通讯速率必须一致，否则就会出现通讯错误。只有具备2路独立RS422总线才能实现与2个以上不同通讯速率终端通讯。但是这样只有1路RS422功能的设备就无法使用，受到局限而且对于使用者也带来成本的增加。
为解决上述问题，本发明实施例通过接收用户设置的波特率值；根据波特率值和预先设置的协议，判断需要设置发送通道还是接收通道；根据所述波特率值，计算得出分频系数；根据所述分频系数进行分频，生成对应的频率脉冲，得到发送波特率或接收波特率。能够根据用户设置的波特率值，分别对接收、发送通道单独设置波特率，完成独立波特率通讯，有效解决现有RS422总线功能设备与两个以上的终端设备通讯时，通讯速率必须一致的缺陷，保证在只有一路RS422总线的设备也可以完成同时与两个以上不同通讯速率的终端设备的通讯。
图1示出了本发明实施例提供的方法的流程图。
具体的，一种基于国产化FPGA实现的智能串口通讯方法，所述方法具体包括以下步骤：
步骤S101，接收用户设置的波特率值。
在本发明实施例中，用户通过API接口，将需要设置的波特率值以localbus 8位总线形式下发到FPGA2。
步骤S102，根据波特率值和预先设置的协议，判断需要设置发送通道还是接收通道。
在本发明实施例中，FPGA2根据波特率值和预先设置的协议，判断出需要设置发送通道还是接收通道。
步骤S103，根据所述波特率值，计算得出分频系数。
在本发明实施例中，将数据送入波特率生成器4，波特率生成器4通过PLL倍频基准时钟，得到内部振荡时钟，内部振荡时钟与用户设置的波特率值做除法计算得到分频系数。
具体的，图2示出了本发明实施例提供的方法中计算分频系数的流程图。
其中，在本发明提供的优选实施方式中，所述根据所述波特率值，计算得出分频系数具体包括以下步骤：
步骤S1031，获取内部振荡时钟。
步骤S1032，将所述内部振荡时钟与波特率值相除，计算得到分频系数。
进一步的，所述基于国产化FPGA实现的智能串口通讯方法还包括以下步骤：
步骤S104，根据所述分频系数进行分频，生成对应的频率脉冲，得到发送波特率或接收波特率。
在本发明实施例中，波特率生成器4的内部振荡时钟以分频系数分频，产生波特率值对应的频率脉冲，这个频率脉冲为1个bit的时钟，这样就产生了发送波特率或接收波特率。
具体的，图3示出了本发明实施例提供的方法中得到发送波特率或接收波特率的流程图。
其中，在本发明提供的优选实施方式中，所述根据所述分频系数进行分频，生成对应的频率脉冲，得到发送波特率或接收波特率具体包括以下步骤：
步骤S1041，将所述内部振荡时钟以所述分频系数分频，生成频率脉冲。
步骤S1042，根据所述频率脉冲，得到发送波特率或接收波特率。
进一步的，图4示出了本发明实施例提供的方法的又一流程图。
具体的，在本发明提供的又一个优选实施方式中，所述方法还包括以下步骤：
步骤S105，获取用户需要发送的待发送数据。
在本发明实施例中，获取用户写入发数据引擎6中的待发送数据。
步骤S106，以发送波特率，将所述待发送数据发送至RS422总线接口芯片。
在本发明实施例中，发数据引擎6以设置的发送波特率将数据发送到RS422总线接口芯片3。
步骤S107，将LVTTL电平转换为RS422电平，并将所述待发送数据发送。
在本发明实施例中，RS422总线接口芯片3将LVTTL电平转换为RS422电平并且将待发送数据发送出去。
步骤S108，生成发送数据完成标志。
在本发明实施例中，送完成后，发数据引擎6就会自动产生发送完成标志，发送完成标志用于通知用户数据发送完成，可以进行下次发送或发送结束。
进一步的，图5示出了本发明实施例提供的方法的又一流程图。
具体的，在本发明提供的又一个优选实施方式中，所述方法还包括以下步骤：
步骤S109，将RS422电平转化为LVTTL电平。
在本发明实施例中，当RS422总线上外部设备发送数据时，RS422总线接口芯片3将RS422电平转化为LVTTL电平输出到收数据引擎5。
步骤S110，以接收波特率，将待接收数据接收并放入缓存中。
在本发明实施例中，收数据引擎5根据设置的接收波特率将待接收数据接收并放入缓存中。
步骤S111，生成接收数据完成标志。
在本发明实施例中，接收完毕后自动产生接收数据完成标志，接收数据完成标志用于通知用户，接收到外部设备发送来的数据，可以读取。
进一步的，在本发明提供的又一个优选实施方式中，在完成一次发送或接收的通讯之后，进行重新启动。
在本发明实施例中，在大数据连续通讯时，单字节的微频差会累加在一起行成多频差，导致通讯错误。而本发明实施例中的收数据引擎5和发数据引擎6在单字节通讯完毕后，重新启动消除频率累加效应。
进一步的，图6示出了本发明实施例提供的系统的应用架构图。
其中，在本发明提供的又一个优选实施方式中，一种基于国产化FPGA实现的智能串口通讯系统，所述系统包括：
晶振1，用于提供产生内部振荡时钟的原始时钟源。
在本发明实施例中，晶振1连接FPGA2，用于提供产生内部振荡时钟的原始时钟源。
FPGA2，用于接收用户设置的波特率值；根据波特率值和预先设置的协议，判断需要设置发送通道还是接收通道；根据所述波特率值，计算得出分频系数；根据所述分频系数进行分频，生成对应的频率脉冲，得到发送波特率或接收波特率。
在本发明实施例中，FPGA2连接RS422总线接口芯片3，将需要发送的数据传输到RS422总线接口芯片3，接收RS422总线的数据。
所述系统还包括：
RS422总线接口芯片3，用于在发数据时将LVTTL电平转换为RS422电平；在收数据时将RS422电平转化为LVTTL电平。
在本发明实施例中，RS422总线接口芯片3连接FPGA2，将FPGA2发送的数据转换为RS422总线电平，传输到RS422总线；将RS422总线的数据转化为LVTTL。
具体的，图7示出了本发明实施例提供的系统中FPGA的结构框图。
其中，在本发明提供的优选实施方式中，所述FPGA2，包括滤波生成器4、收数据引擎5和发数据引擎6。
在本发明实施例中，波特率生成器4连接晶振1，将晶振产生的时钟，转化为客户所需的接收波特率和发送波特率；波特率生成器4连接收数据引擎5，将接收波特率连接到收数据引擎5；波特率生成器4连接发数据引擎6，将发送波特率连接到发数据引擎6。波特率生成器4可以产生10M到1200Hz的波特率，而且发送波特率和接收波特率独立。
在本发明实施例中，收数据引擎5连接波特率生成器4，接收波特率生成器4生成的接收波特率；连接RS422总线接口芯片3，根据接收波特率接收RS422总线接口芯片3传输过来的数据。
在本发明实施例中，发数据引擎6连接波特率生成器4，接收波特率生成器4生成的发送波特率；连接RS422总线接口芯片3，根据发送波特率将数据传输给RS422总线接口芯片3。
综上所述，本发明实施例通过接收用户设置的波特率值；根据波特率值和预先设置的协议，判断需要设置发送通道还是接收通道；根据所述波特率值，计算得出分频系数；根据所述分频系数进行分频，生成对应的频率脉冲，得到发送波特率或接收波特率。能够根据用户设置的波特率值，分别对接收、发送通道单独设置波特率，完成独立波特率通讯，有效解决现有RS422总线功能设备与两个以上的终端设备通讯时，通讯速率必须一致的缺陷，保证在只有一路RS422总线的设备也可以完成同时与两个以上不同通讯速率的终端设备的通讯。
应该理解的是，虽然本发明各实施例的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，各实施例中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一非易失性计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）或闪存。易失性存储器可包括随机存取存储器（RAM）或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、双数据率SDRAM（DDRSDRAM）、增强型SDRAM（ESDRAM）、同步链路（Synchlink） DRAM（SLDRAM）、存储器总线（Rambus）直接RAM（RDRAM）、直接存储器总线动态RAM（DRDRAM）、以及存储器总线动态RAM（RDRAM）等。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (5)
1.一种基于国产化 FPGA 实现的智能串口通讯方法，其特征在于，所述方法具体包括以下步骤：接收用户设置的波特率值；根据波特率值和预先设置的协议，判断需要设置发送通道还是接收通道；根据所述波特率值，计算得出分频系数；具体的，将数据送入波特率生成器，波特率生成器通过 PLL 倍频基准时钟，得到内部振荡时钟，内部振荡时钟与用户设置的波特率值做除法计算得到分频系数；根据所述分频系数进行分频，生成对应的频率脉冲，得到发送波特率或接收波特率；具体的，波特率生成器的内部振荡时钟以分频系数分频，产生波特率值对应的频率脉冲，这个频率脉冲为 1 个 bit 的时钟，从而产生发送波特率或接收波特率；所述方法还包括以下步骤：获取用户需要发送的待发送数据；以发送波特率，将所述待发送数据发送至 RS422 总线接口芯片；将 LVTTL 电平转换为 RS422 电平，并将所述待发送数据发送；生成发送数据完成标志；将 RS422 电平转化为 LVTTL 电平；以接收波特率，将待接收数据接收并放入缓存中；生成接收数据完成标志。
2.根据权利要求 1 所述的基于国产化 FPGA 实现的智能串口通讯方法，其特征在于，所述根据所述波特率值，计算得出分频系数具体包括以下步骤：获取内部振荡时钟；将所述内部振荡时钟与波特率值相除，计算得到分频系数。
3.根据权利要求 2 所述的基于国产化 FPGA 实现的智能串口通讯方法，其特征在于，所述根据所述分频系数进行分频，生成对应的频率脉冲，得到发送波特率或接收波特率具体包括以下步骤：将所述内部振荡时钟以所述分频系数分频，生成频率脉冲；根据所述频率脉冲，得到发送波特率或接收波特率。
4.根据权利要求 1 所述的基于国产化 FPGA 实现的智能串口通讯方法，其特征在于，在完成一次发送或接收的通讯之后，进行重新启动。
5.一种基于国产化 FPGA 实现的智能串口通讯系统，其特征在于，所述系统包括晶振和FPGA，其中：晶振，用于提供产生内部振荡时钟的原始时钟源；FPGA，包括滤波生成器、收数据引擎和发数据引擎，用于接收用户设置的波特率值；根据波特率值和预先设置的协议，判断需要设置发送通道还是接收通道；根据所述波特率值，计算得出分频系数；根据所述分频系数进行分频，生成对应的频率脉冲，得到发送波特率或接收波特率；具体的，将数据送入波特率生成器，波特率生成器通过 PLL 倍频基准时钟，得到内部振荡时钟，内部振荡时钟与用户设置的波特率值做除法计算得到分频系数；具体的，波特率生成器的内部振荡时钟以分频系数分频，产生波特率值对应的频率脉冲，这个频率脉冲为 1 个 bit 的时钟，从而产生发送波特率或接收波特率，所述系统还包括：RS422 总线接口芯片，用于在发数据时将 LVTTL 电平转换为 RS422 电平；在收数据时将RS422 电平转化为 LVTTL 电平。
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