CN204423250U - 一种具有多路高速智能can的x86嵌入式cpu主板 - Google Patents

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Abstract

本实用新型公开了一种具有多路高速智能CAN的X86嵌入式CPU主板，包括：CPU模块、FPGA可编程逻辑器件和CAN总线接口模块；CPU模块通过FPGA可编程逻辑器件与CAN总线接口模块连接并进行数据交换；CPU模块中的南桥芯片与CAN总线接口模块中的FPGA芯片通过PCI总线进行通信，FPGA芯片通过接收CPU模块中的南桥芯片发送的数据，对CAN控制器进行控制，完成CAN数据发送；FPGA芯片接收CAN接口接收的CAN数据，并将该CAN数据传输至CPU模块，完成CAN数据的接收。该CPU主板实现了X86架构下多路智能CAN同时工作的功能，具有抗干扰能力强，性能稳定、通讯可靠、应用广泛的特点。

Description

一种具有多路高速智能CAN的X86嵌入式CPU主板
技术领域
本实用新型涉及自动化领域，具体涉及一种具有多路高速智能CAN的X86嵌入式CPU主板。
背景技术
CAN是Controller Area Network的缩写(以下称为CAN)，是ISO国际标准化的串行通信协议。CAN的高性能和可靠性已被认同，并被广泛地应用于工业自动化、船舶、医疗设备、工业设备等方面。现场总线是当今自动化领域技术发展的热点之一，被誉为自动化领域的计算机局域网。它的出现为分布式控制系统实现各节点之间实时、可靠的数据通信提供了强有力的技术支持。
目前市场上高速智能CAN产品繁多，但尚无基于X86架构CPU下的多路高速智能CAN同时工作的产品，限制了主流X86嵌入式CPU主板在CAN总线控制领域的应用。
实用新型内容
针对现有技术中的缺陷，本实用新型提供了一种具有多路高速智能CAN的X86嵌入式CPU主板，该CPU主板实现了X86架构下多路高速智能CAN同时工作。
第一方面，本实用新型提供了一种具有多路高速智能CAN的X86嵌入式CPU主板，所述CPU主板包括：CPU模块、FPGA可编程逻辑器件和CAN总线接口模块；
所述CPU模块通过FPGA可编程逻辑器件与CAN总线接口模块连接并进行数据交换；
所述CPU模块的主体电路芯片包括CPU主处理器、南桥芯片和北桥芯片，所述CPU主处理器与所述北桥芯片连接，所述北桥芯片与所述南桥芯片连接；
所述CAN总线接口模块包括CAN控制器和CAN接口芯片，所述多路CAN控制器与所述FPGA芯片相连，所述多路CAN控制器中的每一路CAN控制器均连接有CAN接口；
所述CPU模块中的南桥芯片与所述CAN总线接口模块中的FPGA芯片通过PCI总线进行通信，所述FPGA芯片通过接收所述CPU模块中的南桥芯片发送的数据，对CAN控制器进行控制，完成CAN数据发送；
所述FPGA芯片还用于接收所述CAN接口接收的CAN数据，并将该CAN数据传输至CPU模块，完成CAN数据的接收。可选的，所述CPU模块还包括：与所述南桥芯片连接的输入输出芯片，所述输入输出芯片连接有键盘鼠标接口和并行接口。
可选的，所述CPU模块还包括：与所述南桥芯片连接的USB接口和IDE硬盘接口。
可选的，所述南桥芯片通过PCI总线连接有百兆网控制器，所述百兆网控制器连接有百兆网变压器。
可选的，所述南桥芯片通过PCI总线连接的ISA桥芯片转换为ISA总线，并通过所述ISA总线连接串口控制器。
可选的，所述串口控制器上连接有串口隔离芯片，用于扩展RS232和RS422串口。
可选的，所述ISA总线还与所述FPGA芯片、定时计数器芯片和ISA驱动芯片相连。
可选的，所述PCI总线还与局部总线桥芯片相连，所述局部总线桥芯片与FPGA芯片相连。
可选的，所述CAN接口为8个。
可选的，所述CPU处理器采用PM 1.4GHz处理器。
由上述技术方案可知，本实用新型提供的一种具有多路高速智能CAN的X86嵌入式CPU主板，该CPU主板通过CPU模块中的南桥芯片与所述CAN总线接口模块中的FPGA芯片通过PCI总线进行通信，所述FPGA芯片通过接收所述CPU模块中的南桥芯片发送的数据，并将该数据发送至所述多路CAN控制器，以使所述多路CAN控制器控制所述CAN接口的工作，实现了X86架构下多路高速智能CAN同时工作，该CPU主板具有抗干扰能力强，性能稳定、通讯可靠，具有广泛的应用。
附图说明
图1为本实用新型一实施例提供的一种具有多路高速智能CAN的X86嵌入式CPU主板的原理框图；
图2为本实用新型一实施例提供的一种具有多路高速智能CAN的X86嵌入式CPU主板FPGA逻辑器件内部CAN部分原理框图；
图3为本实用新型一实施例提供的一种具有多路高速智能CAN的X86嵌入式CPU主板的机械尺寸示意图。
具体实施方式
下面结合附图，对实用新型的具体实施方式作进一步描述。以下实施例仅用于更加清楚地说明本实用新型的技术方案，而不能以此来限制本实用新型的保护范围。
本实用新型公开了一种具有多路高速智能CAN的X86嵌入式CPU主板，包括CPU模块和CAN总线接口模块。其CPU模块处理器为PM 1.4GHz，板载512MB DDR2SDRAM、4GB IDE，板上扩展ISA总线、带隔离RS232和RS422、带隔离以太网、USB2.0、LVDS、VGA、并口、PS/2键盘鼠标接口和定时器/计数器等常用PC功能和接口，可作为嵌入式CPU主板应用。CAN总线接口模块由FPGA逻辑芯片配合CAN控制器实现，具有8路带隔离的通讯速率达5000帧/S的高速智能CAN总线接口，且8路CAN可同时以5000帧/S的通讯速率工作。本实用新型成功实现了X86架构CPU平台下的多路高速智能CAN同时工作的功能。
本实用新型解决其技术问题所采用的技术方案是：
所述CPU主板包括：CPU模块、FPGA可编程逻辑器件301和CAN总线接口模块；
所述CPU模块通过FPGA可编程逻辑器件与CAN总线接口模块连接并进行数据交换；
所述CPU模块的主体电路芯片包括CPU主处理器101、南桥芯片103和北桥芯片102，所述CPU主处理器与所述北桥芯片连接，所述北桥芯片与所述南桥芯片连接；
所述CAN总线接口模块包括CAN控制器和CAN接口芯片，所述多路CAN控制器与所述FPGA芯片相连，所述多路CAN控制器中的每一路CAN控制器均连接有CAN接口；
所述CPU模块中的南桥芯片与所述CAN总线接口模块中的FPGA芯片通过PCI总线进行通信，所述FPGA芯片通过接收所述CPU模块中的南桥芯片发送的数据，对CAN控制器进行控制，完成CAN数据发送；
所述FPGA芯片还用于接收所述CAN接口接收的CAN数据，并将该CAN数据传输至CPU模块，完成CAN数据的接收。
所述CPU主板中的CPU模块集成了很多的功能模块，配合各种总线和接口功能电路芯片及外围控制电路可实现嵌入式CPU主板功能。包括板载512MB DDR2SDRAM、4GB IDE，板上扩展ISA总线、带隔离RS232、带隔离RS422，带隔离以太网、USB2.0、LVDS、VGA、并口、PS/2键盘鼠标、定时器/计数器等常用的嵌入式计算机功能和接口。
所述CPU主板CAN总线接口模块采用兼容CAN2.0B规约的CAN控制器SJA1000直接与FPGA可编程器件相连，通过FPGA对CAN控制器进行控制，由FPGA直接响应CAN控制器中断并对读取的CAN数据进行处理传输。FPGA内部设计8路FIFO缓存读取的8路CAN控制器FIFO数据，在FPGA内部重新打包处理，通过南桥芯片PCI总线经PCI TO LOCAL BUS桥芯片转换来的LOCAL BUS总线将数据传输给CPU，提高了CPU总线使用效率，大大降低了CPU的占有率，使8路CAN的通讯速率可达5000帧/S，且8路CAN可同时以5000帧/S的通讯速率工作。
本实用新型的一种具有多路高速智能CAN的X86嵌入式CPU主板集成了常用的PC功能和接口，提供8路兼容CAN2.0B规约的智能CAN总线接口，这8路CAN接口能以5000帧/S通讯速率同时工作，成功实现了X86架构CPU下的多路高速智能CAN同时工作的功能。本实用新型的每路CAN通道都集成完全的电气隔离保护、防浪涌保护，抗干扰能力强，是一款性能稳定、通讯可靠的具有多路高速智能CAN的X86架构嵌入式CPU主板。
图1示出了本实用新型的的一种具有多路高速智能CAN的X86嵌入式CPU主板电路原理框图。如图1所示，所述CPU主板CPU模块的主体电路芯片包括CPU主处理器101、北桥芯片102、南桥芯片103。CPU主处理器101与北桥芯片102相连接，北桥芯片102再与南桥芯片103相连接。
所述CPU主板通过与CPU芯片101连接的北桥芯片102的显示功能模块扩展VGA显示202和LVDS显示203，且与LVDS显示203连接有LVDS缓冲401，该北桥芯片通过内存功能模块扩展512M内存201。
所述CPU主板通过南桥芯片103的USB和硬盘功能模块扩展USB接口402和4GB IDE硬盘接口205)。
所述CPU主板通过南桥芯片103的LPC总线扩展BIOS Flash206，通过LPC总线连接输入输出芯片(SUPER IO芯片207)，提供PS/2键盘鼠标接口403和并行接口404。
所述CPU主板通过南桥芯片103的PCI总线连接PCI百兆网控制器210，百兆网控制器210跟百兆网变压器303连接，扩展百兆网接口。南桥芯片103的PCI总线通过PCI TO ISA桥芯片209转换为ISA总线，通过ISA总线连接UART串口控制器304，再连接串口隔离芯片411和412，扩展RS232和RS422串口。
所述CPU主板南桥芯片103的PCI总线与PCI TO ISA桥芯片相连接，将PCI总线转换为ISA总线，转换后的ISA总线与FPGA芯片301、定时计数器芯片305和ISA驱动芯片302相连接；由FPGA对定时计数器进行译码提供定时计数器功能；由FPGA控制ISA驱动芯片的使能和数据总线方向，ISA总线经驱动芯片302驱动，提供ISA总线接口422。
所述CPU主板CAN总线接口模块通过南桥芯片103的PCI总线连接PCI TO LOCAL BUS桥芯片208，PCI TO LOCAL BUS桥芯片208与FPGA芯片301相连接，8个CAN控制器413至420与FPGA相连接，8个CAN控制器413至420再与8路CAN隔离接口芯片501至508连接，扩展8路CAN接口。FPGA逻辑芯片内部设置时钟OUT、CAN DEODE、8路CAN CTRL UNIT，FPGA逻辑芯片功能经过编程获得。
CAN总线接口模块由FPGA芯片配合多路CAN控制器和CAN接口芯片实现。
图2为本实用新型一实施例提供的一种具有多路高速智能CAN的X86嵌入式CPU主板FPGA逻辑器件内部CAN部分原理框图，如图2所示该CPU主板包括CPU模块和CAN总线接口模块。CAN总线接口模块与CPU模块之间通过PCI TO LOCAL BUS桥芯片208转换来的LOCAL BUS通信。
所述CPU主板中的CPU模块已在图1说明中做了详细说明，在此不再叙述。
所述CPU主板CAN总线接口模块采用兼容CAN2.0B规约的CAN控制器SJA1000直接与FPGA可编程器件相连，通过FPGA对CAN控制器进行控制，由FPGA直接响应CAN控制器中断并对读取的CAN数据进行处理传输，FPGA起到一个智能前端的作用。
参阅图2，8路高速CAN总线接口主要由设置在FPGA逻辑芯片内的时钟OUT、CAN DEODE、8路CAN CTRL UNIT及跟FPGA逻辑芯片连接的8路SJA1000CAN控制器和8路CAN隔离接口芯片组成，FPGA逻辑芯片功能经过编程获得。本实用新型中提到的编程可以理解为现有技术中的程序，本实用新型不对此进行具体限定。
1、时钟OUT：40M时钟输入，经过时钟OUT逻辑分频出20M、16M、1M三个频率的时钟，20M时钟用于给外部PCI TO LOCAL BUSBRIDGE桥芯片提供时钟，16M时钟给外部CAN控制器SJA1000提供时钟，1M时钟用于逻辑芯片内部产生中断用。
2、CAN DEODE：通过译码指示是哪一路CAN接口接收CPU数据。
3、8路CAN CTRL UNIT：8路CAN CTRL UNIT由FPGA逻辑芯片经过编程获得，其在逻辑芯片内的8路CAN CTRL UNIT的组成及功能完全一样，均由LOCAL MUX、RX_BUF(接收缓存)、TX_BUF(发送缓存)和控制寄存器、中断仲裁、数据格式处理、CAN数据处理、CAN MUX几部分组成，而在RX_BUF内还设置有8×128bit的RX_FIFO。每路CAN CTRL UNIT通过LOCAL BUS总线与CPU模块通信，每路CAN CTRL UNIT对外与1个CAN控制器SJA1000连接。
4、SJA1000CAN控制器：每路CAN CTRL UNIT连接1片SJA1000CAN控制器。
5、CAN隔离接口芯片：每片SJA1000CAN控制器连接一组CAN接口的隔离芯片和接口芯片。
下面以CAN 1#为例详细描述1路CAN总线接口与CPU模块的数据发送和接收流程：
1、CPU发送数据到SJA1000413CAN控制器：CPU通过PCI TOLOCAL BUS桥芯片208转换来的LOCAL BUS总线将地址译码数据写入FPGA逻辑芯片的CAN DEODE 03译码，通过译码指示是哪一路CAN接口接收数据，LOCAL MUX 04切换到相应的CAN CTRLUNIT控制单元，控制寄存器08使能TX_BUF(发送缓存)07准备好接收CPU发送的数据，通过中断仲裁09的判断，将数据传入FPGA内部的TX_BUF 07，通过数据格式处理10将数据由32位变为8位数据格式，传输给CAN数据处理11，CAN数据处理11和TX_BUF 07组合触发中断，CPU通过响应中断并判断控制寄存器08中的中断标志寄存器，TX_BUF 07已空，可以继续写数据到TX_BUF 07。CAN数据处理11控制CAN_MUX 12切换到数据发送状态后将数据发送给SJA1000413CAN控制器。
2、CPU接收SJA1000413CAN控制器数据：SJA1000413CAN控制器内部具有64Byte FIFO，SJA1000413CAN控制器接收到外设数据后存入自身的FIFO中，CAN数据处理11不停的读取SJA1000413的寄存器以判断是否有CAN数据接收，当发现CAN接口有数据接收时，CAN数据处理11发送指令给CAN MUX 12控制CAN_MUX12切换到数据接收状态，使能RX_BUF 06，CAN接口接收数据经CAN数据处理11接收到数据格式处理10，将接收进来的8bit数据信号处理为128bit数据信号存入RX_BUF 06的RX_FIFO 05中，当RX_FIFO 05中的数据达到半满状态也即4×128bit时，FPGA逻辑将RX_FIFO 05中的4×128bit传输到RX_BUF 06中的32位数据寄存器，同时中断仲裁触发LOCAL BUS总线的中断，通知CPU通过LOCAL BUS总线读取逻辑芯片内部RX_FIFO 06中的数据，CAN_MUX 12切换到某路CAN接口进行数据接收，将32位数据寄存器中的数据传输到LOCAL BUS总线，完成CAN总线接口数据的接收。
其他7路CAN总线接口的数据发送和接收流程跟前述CAN接口一样，不再叙述。
在CAN总线接口与CPU模块的通信过程中，基于8位CAN数据在FPGA内重新打包为32位数据，FPGA内每路CAN的FIFO比SJA1000的每路FIFO大，CPU批量读取CAN的数据更多，减少了CPU读取CAN数据的中断次数，降低了CPU的占有率，提高了CPU总线使用效率，从而实现多个低速的外设和高速的CPU并行工作，提高了外部CAN设备的数量。
在CAN总线接口与CPU模块的通信中，每个CAN控制器SJA1000以5000帧/S的速度进行数据传输，一帧数据加包头包尾及校验位共16字节，1路CAN每秒需传输的数据共80000字节，1路CAN的读写速度为80KBit/S，8个CAN控制器总的读写速度为640KBit/S。LOCAL BUS总线支持32位、1M/S读写频率，即拥有4MBit/S的总线读写速度。LOCAL BUS总线4MBit/S的读写速度远远高于8路CAN接口合起来的640KBit/S的总线读写速度，从而实现LOCAL BUS总线通过FPGA外接8个CAN接口，且8路CAN可同时以5000帧/S的通讯速率工作。
图3是本实用新型的一种具有多路高速智能CAN的X86嵌入式CPU主板的机械尺寸图。如图3所示，CPU模块和CAN总线接口模块都设置在一个200×298mm的印制电路板上，接口信号通过接插件引出，板上设置若干安装孔。
本实用新型的一种具有高速智能CAN的X86架构嵌入式CPU主板，集成了常用的嵌入式计算机功能和接口，成功实现了X86CPU平台下的多路高速智能CAN同时工作的功能，在工业领域特别是一些对CAN总线通信有很高要求的高科技领域，都有很好的应用。
本实用新型的说明书中，说明了大量具体细节。然而，能够理解，本实用新型的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围，其均应涵盖在本实用新型的权利要求和说明书的范围当中。

Claims (10)

1.一种具有多路高速智能CAN的X86嵌入式CPU主板，其特征在于，所述CPU主板包括：CPU模块、FPGA可编程逻辑器件和CAN总线接口模块；
所述CPU模块通过FPGA可编程逻辑器件与CAN总线接口模块连接并进行数据交换；
所述CPU模块的主体电路芯片包括CPU主处理器、南桥芯片和北桥芯片，所述CPU主处理器与所述北桥芯片连接，所述北桥芯片与所述南桥芯片连接；
所述CAN总线接口模块包括CAN控制器和CAN接口芯片，所述多路CAN控制器与所述FPGA芯片相连，所述多路CAN控制器中的每一路CAN控制器均连接有CAN接口；
所述CPU模块中的南桥芯片与所述CAN总线接口模块中的FPGA芯片通过PCI总线进行通信，所述FPGA芯片通过接收所述CPU模块中的南桥芯片发送的数据，对CAN控制器进行控制，完成CAN数据发送；
所述FPGA芯片还用于接收所述CAN接口接收的CAN数据，并将该CAN数据传输至CPU模块，完成CAN数据的接收。
2.根据权利要求1所述的CPU主板，其特征在于，所述CPU模块还包括：与所述南桥芯片连接的输入输出芯片，所述输入输出芯片连接有键盘鼠标接口和并行接口。
3.根据权利要求1所述的CPU主板，其特征在于，所述CPU模块还包括：与所述南桥芯片连接的USB接口和IDE硬盘接口。
4.根据权利要求1所述的CPU主板，其特征在于，所述南桥芯片通过PCI总线连接有百兆网控制器，所述百兆网控制器连接有百兆网变压器。
5.根据权利要求1所述的CPU主板，其特征在于，所述南桥芯片通过PCI总线连接的ISA桥芯片转换为ISA总线，并通过所述ISA总线连接串口控制器。
6.根据权利要求5所述的CPU主板，其特征在于，所述串口控制器上连接有串口隔离芯片，用于扩展RS232和RS422串口。
7.根据权利要求5所述的CPU主板，其特征在于，所述ISA总线还与所述FPGA芯片、定时计数器芯片和ISA驱动芯片相连。
8.根据权利要求1所述的CPU主板，其特征在于，所述PCI总线还与局部总线桥芯片相连，所述局部总线桥芯片与FPGA芯片相连。
9.根据权利要求1所述的CPU主板，其特征在于，所述CAN接口为8个。
10.根据权利要求1至9中任一项所述的CPU主板，其特征在于，所述CPU处理器采用PM 1.4GHz处理器。
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