CN102347896A - 一种基于以太网加载fpga和dsp的平台及其实现方法 - Google Patents

Abstract

本发明涉及基于以太网加载FPGA和DSP的平台及其实现方法，该平台包括微处理器、至少一个FPGA、至少一个DSP、FLASH存储器、以太网物理层PHY及外部以太网接口，微处理器的网络接口引脚和以太网物理层PHY的网络接口相连接，微处理器的数据总线、地址总线及控制I/O连接到FPGA上，FLASH存储器和微处理器相连，外部以太网接口通过网络隔离滤波器与以太网物理层PHY相连。本发明实现容易，有很强的可操作性，脱离仿真器而通过外部以太网接口直接与外部计算机相连，使用外部计算机进行远程、大容量的程序代码加载，通过系统外部网口快速完成FPGA和DSP的软件更新。

Description

一种基于以太网加载FPGA和DSP的平台及其实现方法

技术领域

本发明涉及数字通信领域，尤其是涉及一种基于以太网加载FPGA和DSP的平台及其实现方法。

背景技术

数字通信是一种用数字信号作为载体来传输信息的通信方式，可传输电报、数字数据等数字信号，也可传输经过数字化处理的语声和图像等模拟信号。

数字通信系统通常由用户设备、编码和解码、调制和解调、加密和解密、传输和交换设备等组成。数字通信可以传输电报、数据等数字信号，也可传输经过数字化处理的语音和图像等模拟信号。与模拟通信相比，数字通信具有许多突出优点：

(1)抗干扰能力强，通信距离远且不存在噪声积累；

(2)适应各种通信业务要求，便于加密，保密性好；

(3)通信设备的制造和维护简便，便于实现通信网的计算机管理；

(4)易于集成和微型化，使通信设备微型化，功耗低、重量轻。

嵌入式技术是当今发展最快、应用最广、最有发展前景的主要技术之一，已被广泛应用于工业控制、通信、信息家电、航空航天等各个领域。纵观嵌入式技术的发展过程，大致经历四个阶段：

(1)以单芯片为核心的可编程控制器形式的系统；

(2)以嵌入式CPU为基础、以简单操作系统为核心的嵌入式系统；

(3)以嵌入式操作系统为标志的嵌入式系统；

(4)以Internet为标志的嵌入式系统。

随着嵌入式系统技术日益完善，32位微处理器在该系统中占主导地位，嵌入式操作系统已经从简单走向成熟，它与网络的结合日益密切，因而，嵌入式系统应用将日益广泛。

FPGA(现场可编程逻辑器)可以用VHDL或VerilogHDL来编程，灵活性强，由于能够进行编程、除错、再编程和重复操作，因此可以充分地进行设计开发和验证，当电路有少量改动时，更能显示出FPGA的优势，其现场编程能力可以用来进行系统升级或除错；而DSP(数字信号处理)主要是用来计算的，如进行加密解密、调制解调等，优势是强大的数据处理能力和较高的运行速度，微处理器PowerPC具有比较强的事务管理功能，可以用来运行界面以及应用程序等，其优势主要体现在控制方面。

综上所述，随着数字通信技术和嵌入式系统技术的发展，包含微处理器、FPGA和DSP的复杂系统设计将会越来越多，而传统的仿真器加载方式就显得极其不方便，程序代码的引导加载缺乏灵活性和高效性，现有技术中数字处理系统在应用过程中一般是采用仿真器进行程序加载，无法实现远程的加载。在产品组装成品进行系统联调时需要多次对FPGA、DSP程序进行优化和完善，在对程序进行更新时就显得很不方便，每次更新程序都需要先解除系统连接，然后拆卸产品再用仿真器对该主控单元进行FPGA、DSP程序进行升级更新，整个过程繁琐并极其费时费力，严重制约研制进程，而且后续工程应用的维护工作难度也较大。

发明内容

本发明的目的在于克服现有技术的缺点，提供一种基于以太网加载FPGA和DSP的平台，使现有复杂系统设计的程序加载更加便利、高效和可靠。

本发明的另一目的在于，提供一种基于以太网加载FPGA和DSP平台的实现方法。

为了达到上述目的，本发明采用以下技术方案：

一种基于以太网加载FPGA和DSP的平台，包括：微处理器、至少一个FPGA、至少一个DSP、FLASH存储模块及以太网物理层PHY，所述微处理器的网络接口引脚和所述以太网物理层PHY的网络接口相连接，所述微处理器的数据总线、地址总线及控制I/O连接到FPGA上，所述FLASH存储模块和微处理器相连，本平台还包括外部以太网接口，所述外部以太网接口通过网络隔离滤波器与以太网物理层PHY相连，脱离仿真器而通过外部以太网接口直接与外部计算机相连，使用外部计算机进行远程程序代码加载，通过系统外部网口完成FPGA和DSP的软件更新。

优选的，所述以太网物理层PHY选用千兆网以太网收发芯片88E1111。

优选的，所述微处理器的数据总线、地址总线及控制I/O连接到FPGA上。

优选的，所述DSP的HPI接口数据总线和控制线连接到FPGA上，通过FPGA的接口逻辑设计将微处理器和DSP连接起来。

优选的，采用HPI16模式，16根数据线通过FPGA逻辑与微处理器数据总线的低16位相连，将HPI的控制信号也通过FPGA连接到微处理器上。

一种权利要求1-6中任一项基于以太网加载FPGA和DSP平台的实现方法，包括以下步骤：

(1)、通过以太网接口将FPGA和DSP的程序代码传输到嵌入式系统的FLASH存储器中，存储为二进制形式文件；

(2)、微处理器从FLASH中读取即将加载至FPGA的程序代码；

(3)、微处理器通过控制FPGA的从串配置方式，将从FLASH存储器中读取的代码加载至FPGA当中；

(4)、微处理器从FLASH存储器中读取即将加载至DSP的代码；

(5)、微处理器通过主机引导方式，将读取的代码从DSP的HPI接口中加载至DSP的处理器中。

所述步骤(1)包括以下步骤：

(71)、选定网络通信协议为TCP/IP协议；

(72)、采用Linux网络驱动程序的体系来完成网络接口的访问控制，驱动程序的设计包括以太网物理层PHY的初始化、数据包的发送和数据包的接收，

所述物理层PHY选取为88E1111芯片，通过HWCFG MODE[3:0]确定其操作模式，设定DIS_FC为0可以自适应选择FIBER、COPPER接口，对其进行物理层PHY初始化；

所述的数据包的发送是先启动网口，发送函数首先找到一个可用的数据缓冲区描述符Buffer Descriptor，将上层软件组好的包的地址赋给该BD的指针，置相应的标志位和长度，然后通知DMA来搬运，搬运结束后，发送函数会清除相应的BD标识位，DMA将数据从内存搬运到Tx FIFO后，通过GMII口发送到以太网物理层PHY；

所述的数据包接收是检测TSECn_RX_DV和TSECn_COL信号，并检查有效的前置同步信号preamble。

步骤(3)中，所述从串配置模式是将配置比特流载入到FPGA，包括四个阶段：

(81)、清除配置内存；

(82)、初始化；

(83)、载入配置数据；

(84)、设备驱动。

步骤(5)中，所述微处理器通过FPGA进行访问HPI接口的HPIC、HPIA、HPIDA和HPIDF这4个寄存器，实现和TMS320C6416的通信，从而完成引导加载DSP程序代码。

步骤(5)中，所述读取的代码，还需要用Hex工具进行转换，然后使用自编程序将可执行的程序代码提取出来，封装成帧。

相对于现有技术，本发明具有以下优点及有益效果：

1、本发明实现了基于以太网进行的远程加载FPGA和DSP的方法，脱离了仿真器直接使用外部计算机进行远程、大容量的程序代码加载方法，可通过系统外部网口快速完成对系统的FPGA和DSP的软件更新。

2、本发明集成了多项关键技术：网络接口控制技术、FPGA从串控制技术、DSP的HPI接口控制技术，在加载的方法上更加灵活、高效和可靠。

3、本发明系统设计中该方法实现容易，且具有很强的可操作性、灵活性，由于能够进行编程、除错、再编程和重复操作，因此可以充分地进行设计开发和验证。

4、本发明在基于FPGA和DSP的基础上，外部计算机通过网络接口将代码送给微处理器，并存储到微处理的FLASH存储器；然后，由微处理器分别通过FPGA的从串加载模式和DSP的主机引导加载(HPI接口)实现对FPGA和DSP程序代码的引导加载，整个过程快捷、便利。

附图说明

图1是本发明加载方法流程示意图；

图2是本发明的主要接口电路示意图；

图3是本发明嵌入式数字处理系统框图；

图4是本发明linux网络驱动设备模型图；

图5是本发明FPGA的从串配置时序流程图；

图6是本发明所述的DSP的HPI加载流程图；

图7是本发明数据总线和地址总线定义图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细的描述，但本发明的实施方式不限于此。

实施例

如图2所示，本发明基于以太网加载FPGA和DSP的平台，包括：微处理器、FPGA、DSP、以太网物理层PHY及外部以太网接口，所述微处理器的网络接口引脚和以太网PHY的网络接口相连接，以太网物理层PHY通过网络隔离滤波器(HX5008)与外部以太网接口相连，微处理器的数据总线、地址总线及控制I/O连接到FPGA上，DSP的HPI接口数据总线和控制总线也连接到FPGA上，通过FPGA的接口逻辑设计将微处理器和DSP连接起来，它是脱离仿真器直接使用的外部计算机进行的远程、大容量的程序代码加载方法，通过系统外部网口快速完成FPGA和DSP的软件更新。

所述以太网物理层PHY采用MARVELL公司PHY协议层千兆网卡88E1111，88E1111是高性能千兆以太网收发芯片，可以完成所有以太网物理层PHY，支持全双工或半双工的10M、100M、1000M三速以太网，支持8位数据总线；微处理器、以太网物理层PHY、FPGA及DSP的接口基本电路如图3所示；微处理器的网络接口引脚和以太网物理层PHY的网络接口相连接，通过硬件配置模式HWCFG MODE[3:0]来确定88E1111的操作模式，从而确定需要连接的引脚，如图3所示该设计选择了RGMII模式，以太网PHY通过网络隔离滤波器HX5008与外部以太网接口相连。

所述FPGA采用从串模式进行加载程序代码，微处理器使用通用I/O管脚来配置FPGA，此外还需要设置M[2:0]信号以选择配置模式，根据芯片XC3S1000和XC4VSX35的模式设置其从串模式的配置均设置为M[2:0]＝111。

所述微处理器的数据总线、地址总线及控制I/O连接到FPGA上，DSP的HPI接口数据总线和控制线也连接到FPGA上，通过FPGA的接口逻辑设计将微处理器和DSP连接起来；引导配置引脚BEA[19:18]决定了TMS320C6416的引导加载模式，将DSP的EMIFB接口引脚BEA[19:18]通过上下拉电阻配置成BEA[19:18]＝01，即选择DSP为HPI加载方式。

FPGA接口所使用引脚的详细描述见表1：

表1

HPI接口所使用管脚的描述见表2：

表2

如图1所示，本发明基于以太网加载FPGA和DSP平台的实现方法，包括以下步骤：

(1)、通过以太网接口将FPGA和DSP的程序代码传输到嵌入式系统的FLASH存储器中，存储为二进制形式文件；

(2)、微处理器从FLASH中读取即将加载至FPGA的程序代码；

(3)、微处理器通过控制FPGA的从串配置方式，将从FLASH存储器中读取的代码加载至FPGA当中；

(4)、微处理器从FLASH存储器中读取即将加载至DSP的代码；

(5)、微处理器通过主机引导方式，将读取的代码从DSP的HPI接口中加载至DSP的处理器中。

其中，所述步骤(1)具体包括以下步骤：

(71)、选定网络通信协议为TCP/IP协议，网络通信协议设计主要是实现TCP/IP协议，根据嵌入式系统结构特点和系统设计实现的功能需求，在TCP/IP协议的基础上对实现系统所需功能；

(72)、采用Linux网络驱动程序的体系来完成网络接口的访问控制，驱动程序的设计包括以太网物理层PHY的初始化、数据包的发送和数据包的接收。

所述以太网物理层PHY选取为88E1111芯片，通过HWCFG MODE[3:0]确定其操作模式，设定DIS_FC为0可以自适应选择FIBER、COPPER接口，对其进行以太网物理层PHY初始化，选取Freescale的MPC8377，其自带了三速以太网控制器ETSEC，可以提供10/100/10000Mbps三种速率的接口，以太网物理层PHY与其相连接，每个ETSEC都支持多标准的MII接口，可以提供GMII，RGMII，MII，RMII，RTBI，SGMII六种接口，微处理器与以太网物理层PHY之间是选取GMII接口，以太网物理层PHY将提供完整的PCS，PMA，PMD三层工作模式。

如图4所示，步骤(72)中所述的数据包的发送是先启动网口，发送函数首先找到一个可用的数据缓冲区描述符Buffer Descriptor，将上层软件组好的包的地址赋给该BD的指针，置相应的标志位和长度，然后通知DMA来搬运，搬运结束后，发送函数会清除相应的BD标识位，DMA将数据从内存搬运到TxFIFO后，通过GMII口发送到以太网物理层PHY；所述的数据包接收是检测TSECn_RX_DV和TSECn_COL信号，并检查有效的前置同步信号preamble。

步骤(3)中，所述从串配置模式是将配置比特流载入到FPGA，包括四个阶段：

(81)、清除配置内存；

(82)、初始化；

(83)、载入配置数据；

(84)、设备驱动。

其配置时序流程图如图5所示，系统上电后，将PROG_B拉低以复位FPGA内部逻辑重新配置FPGA，充分复位内部逻辑后，将PROG_B置高。

INIT_B为低电平，PROG_B拉高保持300～500ns后，FPGA将INIT_B置高。在INIT_B由低向高跳变的瞬间，采样配置模式M[2:0]，采用从串配置模式。

在FPGA采样配置模式后，微处理器就可以向FPGA配置时钟CCLK和数据，在CCLK的上升沿，传输数据至DIN，数据字节先发送低位，再发送高位；配置过程中若发生错误，则INIT_B为低电平。

当DONE为高电平时，FPGA释放全局三态(GTS)，激活I/O引脚，释放全部置位复位(GSR)和全局写使能(GWE)有效，开始执行配置区的逻辑，因此当所有的配置数据传送完成，CRC校验无误，则DONE为高电平，否则为低电平。

步骤(5)中，所述微处理器通过FPGA进行访问HPI接口的HPIC、HPIA、HPIDA和HPIDF这4个寄存器，实现和TMS320C6416的通信，从而完成引导加载DSP程序代码。

如图6所示，对DSP进行HPI接口加载首先要对DSP进行复位，微处理器对DSP的全部存储空间进行访问，先对HPIC寄存器初始化，主要针对HPI16模式最低位HHWIL位设置，决定数据传输格式是按高半字在前(设置为0)，还是低半字在前(设置为1)；然后，对HPIA寄存器初始化，设置访问单元的地址；最后通过读写数据寄存器(HPIDA、HPIDF)实现数据读写操作，其中读写HPIDA寄存器是完成连续地址单元读写操作，读写HPIDF寄存器是完成固定地址单元读写操作。

如图7所示，PowerPC地址相对于FPGA地址有个0XFB00_0000的偏移，实际上FPGA只用到地址线的低16位，PowerPC与FPGA地址映射于下表3所示；

PowerPC地址	FPGA地址
		0XFBxxxxxx	0Xxxxxxx

表3

图7中：

LD、LA分别表示主控cpu的数据和地址，addr表示FPGA内部地址，HPIX表示DSP的HPI控制器数据；

CSEL：0表示选择FPGA，1表示选择主DSP，2表示选择从DSP，3作为备用选择；

BSEL：0表示HPIX的低16位，1表示HPIX的低16位；

HCNTL：0表示HPIC，1表示HPIA，2表示HPID(HPIA自动递增)，3表示HPID(HPIA保持不变)。

要向DSP的addr写入数据data时，先置HPIA为addr，然后再置HPID为data即可。读操作类似，先使HPIA＝addr，然后读取HPID寄存器。

在软件编程时，HPI接口寄存器的定义示例如下所示：

步骤(5)中，所述读取的代码，还需要用Hex工具进行转换，然后使用自编程序将可执行的程序代码提取出来，封装成帧。

在CCS开发环境下生成的目标文件是“.out”，即通用目标文件格式(COFF)，该代码文件不是DSP中实际运行的程序代码，需用Hex工具进行转换，然后使用自编程序将可执行的程序代码提取出来，封装成帧，通过以太网加载到目标的DSP中。由于HPI引导完成后，DSP是从地址0开始执行，而DSP程序的入口是c_int00，所以要在地址0处添加一条跳转指令到程序入口。

上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims (10)

1.一种基于以太网加载FPGA和DSP的平台，包括：微处理器、至少一个FPGA、至少一个DSP、FLASH存储模块及以太网物理层PHY，所述微处理器的网络接口引脚和所述以太网物理层PHY的网络接口相连接，所述微处理器的数据总线、地址总线及控制I/O连接到FPGA上，所述FLASH存储模块和微处理器相连，其特征在于，还包括外部以太网接口，所述外部以太网接口通过网络隔离滤波器与以太网物理层PHY相连，脱离仿真器而通过外部以太网接口直接与外部计算机相连，使用外部计算机进行远程程序代码加载，通过系统外部网口完成FPGA和DSP的软件更新。

2.根据权利要求1所述的一种基于以太网加载FPGA和DSP的平台，其特征在于，所述以太网物理层PHY采用千兆网以太网收发芯片88E1111。

3.根据权利要求1所述的一种基于以太网加载FPGA和DSP的平台，其特征在于，所述微处理器的数据总线、地址总线及控制I/O连接到FPGA上。

4.根据权利要求1所述的一种基于以太网加载FPGA和DSP的平台，其特征在于，所述DSP的HPI接口数据总线和控制线也连接到FPGA上，通过FPGA的接口逻辑设计将微处理器和DSP连接起来。

5.根据权利要求1所述的一种基于以太网加载FPGA和DSP的平台，其特征在于，采用HPI16模式，16根数据线通过FPGA逻辑与微处理器数据总线的低16位相连，将HPI的控制信号也通过FPGA连接到微处理器上。

6.一种权利要求1-6中任一项所述基于以太网加载FPGA和DSP平台的实现方法，其特征在于，包括以下步骤：

(1)、通过以太网接口将FPGA和DSP的程序代码传输的嵌入式系统的FLASH存储器中，存储为二进制形式文件；

(2)、所述的微处理器从FLASH存储器中读取即将加载至FPGA的代码；

(3)、微处理器通过控制FPGA的从串配置方式，将从FLASH存储器中读取的代码加载至FPGA当中；

(4)、微处理器从FLASH存储器中读取即将加载至DSP的代码；

(5)、微处理器通过主机引导方式，将读取的代码从DSP的HPI接口中加载至DSP的处理器中。

7.根据权利要求6所述的一种加载FPGA和DSP平台的实现方法，其特征在于，所述步骤(1)包括以下步骤：

(71)、选定网络通信协议为TCP/IP协议；

(72)、采用Linux网络驱动程序的体系来完成网络接口的访问控制，驱动程序的设计包括以太网物理层PHY的初始化、数据包的发送和数据包的接收；

所述物理层PHY选取为88E1111芯片，通过HWCFG MODE[3:0]确定其操作模式，设定DIS_FC为0可以自适应选择FIBER、COPPER接口，对其进行物理层PHY初始化；

所述的数据包的发送是先启动网口，发送函数首先找到一个可用的数据缓冲区描述符Buffer Descriptor，将上层软件组好的包的地址赋给该BD的指针，置相应的标志位和长度，然后通知DMA来搬运，搬运结束后，发送函数会清除相应的BD标识位，DMA将数据从内存搬运到Tx FIFO后，通过GMII口发送到物理层PHY；

所述的数据包接收是检测TSECn_RX_DV和TSECn_COL信号，并检查有效的前置同步信号preamble。

8.根据权利要求6所述的一种加载FPGA和DSP平台的实现方法，其特征在于，所述从串配置模式是将配置比特流载入到FPGA，包括以下四个阶段：

(81)、清除配置内存；

(82)、初始化；

(83)、载入配置数据；

(84)、设备驱动。

9.根据权利要求6所述的一种加载FPGA和DSP平台的实现方法，其特征在于，步骤(5)中，所述微处理器通过FPGA进行访问HPI接口的HPIC、HPIA、HPIDA和HPIDF这4个寄存器，实现和TMS320C6416的通信，从而完成引导加载DSP程序代码。

10.根据权利要求6所述的一种加载FPGA和DSP平台的实现方法，步骤(5)中，所述读取的代码，还需要用Hex工具进行转换，然后使用自编程序将可执行的程序代码提取出来，封装成帧。

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