CN114064558A - 一种soc芯片 - Google Patents

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Abstract

本发明公开了一种SOC芯片，该芯片包括：嵌入式CPU，用于访问存储器，嵌入式CPU包括FPGA核单元；存储器与嵌入式CPU连接，用于存储所述SOC芯片产生的系统数据和用户数据；译码器，与嵌入式CPU和存储器分别连接，用于完成从嵌入式CPU的地址到存储器的物理地址的地址译码；访问控制器，与嵌入式CPU和存储器相连，用于完成嵌入式CPU的地址访问存储器的时序控制；保护器，与嵌入式CPU和译码器相连，用于打开或关闭存储器的访问通道以及非法访问的界定；双路以太网PHY接口，与FPGA核单元连接，用于连接到以太网或者其他SOC芯片。本发明通过在SOC芯片中增加访问控制器和保护器，拦截外部非法访问，大大提高了SOC芯片的安全性。

Description

一种SOC芯片
技术领域
本发明涉及芯片设计领域，具体涉及一种SOC芯片。
背景技术
随着设计与制造技术的发展，集成电路设计从晶体管的集成发展到逻辑门的集成，现在又发展到IP的集成，即SoC(System-on-a-Chip，片上系统)设计技术。SoC可以有效地降低电子/信息系统产品的开发成本，缩短开发周期，提高产品的竞争力，是未来工业界将采用的最主要的产品开发方式。虽然SoC一词多年前就已出现，但到底什么是SoC则有各种不同的说法。在经过了多年的争论后，专家们就SoC的定义达成了一致意见。这个定义虽然不是非常严格，但明确地表明了SoC的特征：实现复杂系统功能的VLSI；采用超深亚微米工艺技术；使用一个以上嵌入式CPU/数字信号处理器(DSP)；外部可以对芯片进行编程。
现有技术中，MCU(Microcontroller Unit,微控制单元)内部一般都集成了非易失性存储器(Non-Volatile Memory，NVM)用于存放用户程序和数据。然而目前MCU内部并没有区分敏感数据和普通数据，都存储在一个NVM存储器内，虽然可以通过熔丝机控制存储器的访问时序，但是在物理上存储器接口都是联通的，存在安全隐患。
发明内容
因此，本发明要解决现有技术SOC芯片保密性低的问题，从而提供一种SOC芯片。
为达到上述目的，本发明提供如下方案：
第一方面，本发明实施例提供一种SOC芯片，包括：
嵌入式CPU，用于访问存储器，所述嵌入式CPU包括FPGA核单元；
所述存储器与所述嵌入式CPU连接，用于存储所述SOC芯片产生的系统数据和用户数据；
译码器，与所述嵌入式CPU和所述存储器分别连接，用于完成从所述嵌入式CPU的地址到所述存储器的物理地址的地址译码；
访问控制器，与所述嵌入式CPU和所述存储器相连，用于完成所述嵌入式CPU的地址访问所述存储器的时序控制；
保护器，与所述嵌入式CPU和所述译码器相连，用于打开或关闭所述存储器的访问通道以及非法访问的界定；
双路以太网PHY接口，与所述FPGA核单元连接，用于连接到以太网或者其他SOC芯片。
在一实施例中，所述存储器存储有所述FPGA核单元的配置数据，所述FPGA核单元根据所述嵌入式CPU获取的所述FPGA核单元的配置数据进行配置并进行指令译码。
在一实施例中，所述SOC芯片还包括：
总线桥，所述总线桥与所述嵌入式CPU连接；
所述FPGA核单元，用于将所述指令进行译码，产生嵌入式CPU内部算术逻辑单元和流水线的控制信号。
在一实施例中，所述嵌入式CPU包括算术逻辑单元，所述算术逻辑单元与所述FPGA核单元连接，用于根据算术逻辑单元的控制信号进行逻辑运算或算术运算。
在一实施例中，所述存储器包括第一存储单元和第二存储单元，所述第一存储单元用于存储由所述SOC芯片产生的敏感系统数据，所述第二存储单元用于存储用户数据和程序。
在一实施例中，所述存储器发生非法访问后，所述保护器产生一个非法访问的中断信号给所述嵌入式CPU。
在一实施例中，所述嵌入式CPU接收到所述中断信号后，停止访问所述存储器。
在一实施例中，所述嵌入式CPU接收到所述中断信号后，所述SOC芯片复位。
本发明技术方案，具有如下优点：
本发明提供了一种SOC芯片，包括嵌入式CPU、存储器、译码器、访问控制器、保护器和双路以太网PHY接口，通过在SOC芯片中增加访问控制器和保护器，拦截外部非法访问，大大提高了SOC芯片的安全性。同时，利用设置在芯片上的双路以太网PHY接口，连接到以太网或者其他SOC芯片，减少了现有技术中由于SOC芯片互连导致的外围电路器件增加，成本增高的问题，降低了电路的复杂性。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种SOC芯片工作原理的示意图。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例1
本发明实施例提供一种SOC芯片，如图1所示，该芯片包括：
嵌入式CPU101，用于访问存储器102，所述嵌入式CPU包括FPGA核单元1011；
FPGA核单元属于专用集成电路中的一种半定制电路，是可编程的逻辑阵列，能够有效的解决原有器件门电路数较少的问题。FPGA的基本结构包括可编程输入输出单元，可配置逻辑块，数字始终管理模块，嵌入式块RAM，布线资源，内嵌专用硬核，底层内嵌功能单元。由于FPGA具有布线资源丰富，可重复变成和集成度高，投资较低的特点，在数字电路设计领域得到了广泛的应用。
本发明实施例中，嵌入式CPU包括FPGA核单元，增加了门电路数，实现了芯片整体构造的简化与性能的提升。
所述存储器102与所述嵌入式CPU101连接，用于存储所述SOC芯片产生的系统数据和用户数据；
所述存储器102包括第一存储单元1021和第二存储单元1022，所述第一存储单元用于存储由所述SOC芯片产生的敏感系统数据，所述第二存储单元用于存储用户数据和程序。
第一存储单元和第二存储单元均为非易失性存储器，当电源关闭后，存储单元内存储的数据仍然保留。
本发明实施例中，SOC芯片运行过程中会产生大量数据，这种数据包括系统数据和用户数据，其中，系统数据包括：启动装载、用户密钥、系统存储空间配置、校准值以及芯片位移标识码中的一种或多种。存储器将SOC芯片产生的系统数据和用户数据分别存储在第一存储单元和第二存储单元，有利于不同保密级别的数据分类，同时提高了芯片的安全性。
译码器103，与所述嵌入式CPU101和所述存储器102分别连接，用于完成从所述嵌入式CPU的地址到所述存储器的物理地址的地址译码；
本发明实施例中的译码器实际上是一种地址译码器，常用的，如：74LS138译码器实现I/O端口或存储器的地址译码器，74LS138有3个输入引脚、3个控制引脚及8个输出引脚。当3个控制信号有效时，相应于输入信号状态的输出端为低电平，该信号即可作为片选信号。
本发明实施例通过设置译码器，不仅可以实现对存储器寻址，还可以用于数据分配、代码转换，使芯片性能大大提高。
访问控制器104，与所述嵌入式CPU101和所述存储器102相连，用于完成所述嵌入式CPU的地址访问所述存储器的时序控制；
要使系统有条不紊地工作，对各种操作信号的产生时间、稳定时间、撤销时间以及相互之间的关系都有严格的要求。对操作信号施加时间上的控制，即为时序控制，只有严格的时序控制，才能保证各功能部件组成的系统稳定运行。本发明实施例通过设置访问控制器，对地址访问进行严格的时序控制，避免因访问指令混乱造成系统瘫痪，保障了整个以太网系统的稳定运行。
保护器105，与所述嵌入式CPU101和所述译码器103相连，用于打开或关闭所述存储器的访问通道以及非法访问的界定；
当保护器置位前，SOC芯片被允许操作第一存储单元，当保护器置位后，SOC芯片对第一存储单元的所有操作都被禁止，此时若SOC芯片仍尝试对第一存储单元进行操作，则保护器判定该操作为非法访问，然后保护器产生一个非法访问的中断信号给嵌入式CPU，嵌入式CPU在接收到中断信号后，停止访问存储器，SOC芯片复位。
本发明实施例利用保护器控制存储器的访问通道和对非法访问进行界定，降低了访问风险，提高了SOC芯片的安全性。
双路以太网PHY接口106，与所述FPGA核单元1011连接，用于连接到以太网或者其他SOC芯片。
以太网是诸多网络通信技术中使用最广泛的一种。网络带宽与速度的日益增长对以太网传输效率提出更高的要求。单路以太网控制器的传输效率已经无法满足现阶段对网络数据流量速度日益增长的需求。双路以太网的应用，无需改变系统以太网的结构，同时大大提高了系统网络数据传输效率。
本发明实施例采用双路以太网结构，在不改变系统结构的基础上提高了以太网传输信号的效率，降低了集成电路设计的复杂程度。
作为一种可选的实施方式，所述存储器存储有所述FPGA核单元的配置数据，所述FPGA核单元根据所述嵌入式CPU获取的所述FPGA核单元的配置数据进行配置并进行指令译码。
FPGA核单元根据FPGA核配置数据配置译码电路，在SOC芯片需要对其指令集进行修改、升级时，通过更改FPGA核配置数据，更新译码电路，本发明实施例利用FPGA核配置数据配置译码电路，解决了现有SOC芯片由于译码电路不可更改，导致支持的指令集无法修改的问题，提高了SOC芯片的重复利用率。
作为一种可选的实施方式，所述SOC芯片还包括：
总线桥，所述总线桥与所述嵌入式CPU连接；
所述FPGA核单元，用于将所述指令进行译码，产生嵌入式CPU内部算术逻辑单元和流水线的控制信号。
在SOC芯片内，总线桥是各器件之间的数据通路，各器件之间通过总线桥进行数据、指令的交换。
作为一种可选的实施方式，所述嵌入式CPU101包括算术逻辑单元1012，所述算术逻辑单元与所述FPGA核单元连接，用于根据算术逻辑单元的控制信号进行逻辑运算或算术运算。
在一个时钟周期内，总线接口部件从固定的引导地址读取第一条指令，并将其发送到DRAM控制器，然后再将该数据送回给总线桥，接着送回给嵌入式CPU中的总线接口，总线接口把指令发送给FPGA核单元，FPGA核单元经过译码后得到一个加法指令，算术逻辑单元开始工作，读取通用寄存器中的数据。在下一个时钟周期，算术逻辑单元将读到的通用寄存器的数据进行加运算。再下一个周期，算术逻辑单元将加运算得到的结果写回到通用寄存器。
本发明实施例通过增设的算术逻辑单元，执行了大部分的系统指令，算术逻辑单元从寄存器中取出数据，数据经过处理将运算结果存入算术逻辑单元的输出寄存器中。大大提高了系统指令的处理速度。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (8)

1.一种SOC芯片，其特征在于，包括：
嵌入式CPU，用于访问存储器，所述嵌入式CPU包括FPGA核单元；
所述存储器与所述嵌入式CPU连接，用于存储所述SOC芯片产生的系统数据和用户数据；
译码器，与所述嵌入式CPU和所述存储器分别连接，用于完成从所述嵌入式CPU的地址到所述存储器的物理地址的地址译码；
访问控制器，与所述嵌入式CPU和所述存储器相连，用于完成所述嵌入式CPU的地址访问所述存储器的时序控制；
保护器，与所述嵌入式CPU和所述译码器相连，用于打开或关闭所述存储器的访问通道以及非法访问的界定；
双路以太网PHY接口，与所述FPGA核单元连接，用于连接到以太网或者其他SOC芯片。
2.根据权利要求1所述的SOC芯片，其特征在于，所述存储器存储有所述FPGA核单元的配置数据，所述FPGA核单元根据所述嵌入式CPU获取的所述FPGA核单元的配置数据进行配置并进行指令译码。
3.根据权利要求1所述的SOC芯片，其特征在于，还包括：
总线桥，所述总线桥与所述嵌入式CPU连接；
所述FPGA核单元，用于将所述指令进行译码，产生嵌入式CPU内部算术逻辑单元和流水线的控制信号。
4.根据权利要求1所述的SOC芯片，其特征在于，所述嵌入式CPU包括算术逻辑单元，所述算术逻辑单元与所述FPGA核单元连接，用于根据算术逻辑单元的控制信号进行逻辑运算或算术运算。
5.根据权利要求1所述的SOC芯片，其特征在于，所述存储器包括第一存储单元和第二存储单元，所述第一存储单元用于存储由所述SOC芯片产生的敏感系统数据，所述第二存储单元用于存储用户数据和程序。
6.根据权利要求1所述的SOC芯片，其特征在于，所述存储器发生非法访问后，所述保护器产生一个非法访问的中断信号给所述嵌入式CPU。
7.根据权利要求6所述的SOC芯片，其特征在于，所述嵌入式CPU接收到所述中断信号后，停止访问所述存储器。
8.根据权利要求6所述的SOC芯片，其特征在于，所述嵌入式CPU接收到所述中断信号后，所述SOC芯片复位。
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