TW201310914A - 可組態之邏輯胞元 - Google Patents

Abstract

一種處理器包含：一RISC CPU核心；及複數個周邊裝置，其包含一或多個可組態之邏輯胞元周邊裝置。該可組態之邏輯胞元周邊裝置可經組態以允許對該處理器之內部組態及信號路徑之即時軟體存取。該可組態之邏輯胞元周邊裝置可具有即時組態控制。

Description

可組態之邏輯胞元

本發明係關於可組態之邏輯胞元，且更特定而言，係關於一種具有一組合邏輯外圍裝置之處理器、一種併入於一微處理器中且與其無關地操作之可組態之邏輯胞元、一種允許對一積體電路裝置中之內部組態及信號路徑之軟體存取之可組態之邏輯胞元、一種具有即時組態控制之可組態之邏輯胞元及一種併入有一或多個邏輯功能之可組態之邏輯胞元。

本申請案主張2011年4月21日提出申請的標題為「Configurable Logic Cells」之第61/477,821號美國臨時申請案之權益，該臨時申請案以全文引用方式併入本文中。本申請案係關於：在2012年4月18日提出申請的標題為「Selecting Four Signals From Sixteen Inputs」之同在申請中之第13/449,687號美國專利申請案；在2012年4月18日提出申請的標題為「Configurable Logic Cells」之第13/449,850號美國專利申請案；及在_______提出申請的標題為「A Logic Device For Combining Various Interrupt Sources Into A Single Interrupt Source And Various Signal Sources To Control Drive Strength」之第_______號美國專利申請案，所有該等專利申請案皆與本文同時提出申請且以全文引用方式併入本文中。

諸如一精簡指令集計算(RISC)處理器系統之一處理器系 統可包含一微處理器核心及複數個周邊裝置。

一微處理器之操作不時地被有意停止以便(a)減少電力消耗(例如，睡眠或休眠)，或(b)允許第三方邏輯對內部暫存器之檢查(例如，除錯凍結)。在彼等例項中，周邊裝置通常也被停止以簡化邏輯介面或允許擷取一「目前狀態」以用於檢查。

諸如現場可程式化閘陣列(FPGA)及可程式化邏輯裝置(PLD)之裝置提供可組態之邏輯胞元。一般而言，邏輯之設計必須明確地提供使用暫存器、位址匯流排及其他習用微處理器介面技術之軟體輸入，從而需要將額外FPGA資源指派給此特徵。此等習用FPGA及PLD邏輯胞元必須由使用者組態，且在胞元在作用中時組態保持靜態。

FPGA及PLD提供通常基於D正反器技術之可組態之邏輯胞元。儘管此對於通用目的使用及自動化邏輯組態而言係足夠的，但其非始終產生一最小電路實施解決方案。

如此，需要用於提供可組態之邏輯裝置之經改良系統及方法。

藉由根據本發明之實施例之一系統及方法在很大程度上克服先前技術中之此等及其他缺陷。

根據所主張之實施例，一種處理器包含：一RISC CPU核心；及複數個周邊裝置，該複數個周邊裝置包含一或多個可組態之邏輯胞元周邊裝置。在某些實施例中，該可組態之邏輯胞元周邊裝置可經組態以允許對該處理器之內部 組態及信號路徑之即時軟體存取。在某些實施例中，該可組態之邏輯胞元周邊裝置具有即時組態控制。

在某些實施例中，該可組態之邏輯胞元周邊裝置包括一D鎖存器。

在其他實施例中，該可組態之邏輯胞元周邊裝置包括一JK正反器。一般而言，該可組態之邏輯胞元可係可程式化以用作複數個預定邏輯功能中之一者。在某些實施例中，該可組態之邏輯胞元周邊裝置可與該處理器無關地操作。在某些實施例中，該可組態之邏輯胞元周邊裝置可經組態以在該處理器處於一睡眠或凍結狀況時操作。

在某些實施例中，可經由一或多個軟體暫存器組態該可組態之邏輯胞元周邊裝置可係。在其他實施例中，可經由非揮發性記憶體組態該可組態之邏輯胞元周邊裝置。該非揮發性記憶體可經靜態地連接以用於組態。在某些實施例中，可讀取該非揮發性記憶體且將組態資料傳送至組態暫存器以用於組態該可組態之邏輯胞元周邊裝置。在某些實施例中，在初始組態之後，可經由軟體更新該可組態之邏輯胞元周邊裝置之該組態。

藉由參照附圖，可較佳地理解本發明，且熟習此項技術者可易知本發明之眾多目標、特徵及優點。在不同圖式中使用相同之參考符號指示相似或相同之物項。

現在翻至圖式，且尤其注意圖1，其展示根據本發明之一實施例之一處理器或微控制器100之一圖式。處理器100 包含可體現為一RISC核心之一處理器核心(MCU)102。處理器核心102經由一匯流排106耦合至一或多個周邊裝置單晶片，諸如類比周邊裝置108及數位周邊裝置110。處理器100可進一步包含一或多個記憶體裝置單晶片103，其可實施為可程式化快閃記憶體。

另外，如下文將更詳細地闡釋，處理器100進一步包含用作周邊裝置且耦合至匯流排106之一或多個可組態之邏輯胞元(CLC)104。亦即，可組態之邏輯胞元104可像其他周邊裝置一樣定址且為系統提供邏輯功能。如下文將更詳細地論述，可組態之邏輯胞元104可程式化以實施多種邏輯功能。舉例而言，此等功能可包含「及」、「或」、「互斥或」功能以及D、JK及SR儲存。

處理器100進一步包含一或多個輸入及/或輸出116、118、120、122、124以及相關聯埠驅動器、輸入控制件114等。

在所圖解說明之實施例中，可組態之邏輯胞元104接收來自外部接針124、數位周邊裝置110之輸入及來自處理器核心102之一重設。舉例而言，此等輸入可包含互補波形產生器(CWG)源、資料信號調變器(DSM)源及直接數位合成(DDS)/計時器時脈輸入。一般而言，輸入可來自I/O接針、暫存器位元、其他周邊裝置及內部時脈。

另外，可組態之邏輯胞元104可將數位輸出提供至類比周邊裝置108、數位周邊裝置110及處理器核心102中之一或多者。可將額外輸出(諸如變動率、上拉三態臨限值等) 提供至埠驅動器112，而可將其他輸出提供至外部接針118。

因此，一般而言，可組態之邏輯胞元104可接收來自任何子系統(諸如一數位周邊裝置、I/O埠或內部狀態位元或重設信號)之輸入，舉例而言，包含振盪器輸出、系統時脈等，且將輸出提供至I/O接針、周邊裝置、一處理器核心中斷、I/O埠控制功能、狀態信號、系統時脈及甚至其他可組態之邏輯胞元(未展示)。

如上所述，在某些實施例中，可組態之邏輯胞元104像其他周邊裝置一樣定址且可在運行時間組態。在某些實施例中，可組態之邏輯胞元104可使用一或多個特殊功能暫存器(未展示)在運行時間組態。因此，可組態之邏輯胞元104係完全整合至處理器位址及資料匯流排中。可基於應用之需要而靜態地施加或即時地更新組態。

在某些實施例中，可組態之邏輯胞元104之組態可來自軟體暫存器或非揮發性記憶體。在某些實施例中，可讀取記憶體且將資料傳送至組態暫存器。在其他實施例中，記憶體可經靜態地連接以用於組態(如同在泛用邏輯陣列/可程式化邏輯陣列(GAL/PAL)中)。此外，在某些實施例中，在一初始組態之後，軟體可更新組態。

如此，在某些實施例中，將系統信號及I/O信號路由至可組態之邏輯胞元104，如圖2中所展示。然後，可組態之邏輯胞元104執行所組態之邏輯並且提供一輸出。特定而言，圖2中展示包含處理器核心102、一程式化快閃記憶體 203及周邊裝置202之處理器100。程式化快閃記憶體203經由程式化位址線/匯流排205及程式化資料線/匯流排207耦合至處理器核心102。

在所圖解說明之實例中，周邊裝置包含一計時器202a、資料記憶體202b、一比較器202c及可組態之邏輯胞元104。該等周邊裝置藉由資料位址線/匯流排206及資料線/匯流排204耦合至處理器核心102。可組態之邏輯胞元104可接收來自周邊裝置之其他個別輸入208或來自一輸入接針124之其他個別輸入。因此，軟體及其他周邊裝置可將輸入供應至可組態之邏輯胞元104。可組態之邏輯胞元104執行一經組態邏輯運算且提供一輸出312。

如上所述，可組態之邏輯胞元實施一或多個邏輯功能且可與處理器核心之狀態無關地如此操作，例如當處理器核心係處於一睡眠或除錯模式中時。如下文將更詳細地論述，可組態之邏輯胞元包含可程式化以實施多種功能之布林邏輯，諸如單閘、多閘、正反器等。

更特定而言，圖3圖解說明根據一項實施例之可組態之邏輯胞元環境。可組態之邏輯胞元104接收來自複數個選擇器302之四個通道輸入304 LxOUT1、LxOUT2、LxOUT3及LxOUT4。至選擇器302之輸入可來自信號208及I/O 124。在某些實施例中，選擇器係多工器及/或可組態閘。舉例而言，在某些實施例中，選擇器302可將輸入clc_in 208之數目自八個減少至四個304以驅動八個可選擇單輸出功能中之一者。關於選擇器302之特定實施方案之細節可 在2012年4月17日提出申請之標題為「Selecting Four Signals from Sixteen Inputs」之共同受讓、同在申請中之第_____號專利申請案中找到，該專利申請案猶如在本文中完全陳述一樣以全文引用方式併入本文中。

在所圖解說明之實例中，可組態之邏輯胞元104接收來自一或多個控制暫存器315之控制輸入LCMODE<2：0>314及LCEN 316。對可組態之邏輯胞元104之輸出LxDATA與LCEN輸入316進行「及」運算。對「及」閘308之輸出與來自一控制暫存器315之一控制信號LCPOL進行「互斥或」運算且然後作為CLCxOUT輸出，下文更詳細地闡釋所有這些。

如上所述，實施例允許可組態之邏輯胞元之即時組態。亦即，透過可自微處理器存取之暫存器提供組態且可基於(舉例而言)外部輸入、一天中之時間、系統之溫度、與其他事件之重合度或來自一遠端控制主機之命令更新組態。

圖4A及圖4B示意性地圖解說明此操作。特定而言，展示包含處理器核心102及可組態之邏輯胞元104之處理器100。處理器100具有至處理器核心102之一I/O輸入406及至可組態之邏輯核心104之一對輸入124a、124b。可組態之邏輯胞元104輸出至接針412。

在操作中，I/O接針406之狀態可用以設定可組態之邏輯核心功能。在所圖解說明之實例中，當I/O輸入406之邏輯狀態係「0」時，處理器核心102寫入至一或多個暫存器(諸如圖3之LxMode暫存器314)以致使可組態之邏輯胞元 104實施一「及」功能402，以使得接針412上之輸出係輸入A 124a與B 124b之邏輯「及」(AB)。相比而言，當I/O輸入406之邏輯狀態係「1」時，處理器核心102寫入至一或多個暫存器以致使可組態之邏輯胞元104實施一「或」功能404，以使得接針412上之輸出係輸入A 124a與B 124b之邏輯「或」(A+B)。如可瞭解，一旦功能被設定，可組態之邏輯胞元104即實施經組態功能，而不管處理器核心102之功能如何。

有利地，本發明之實施例之可組態之邏輯胞元104允許動態組態及對軟體之直接存取，從而允許軟體在系統正運行時重新組態個別閘及反相器。亦即，本發明之實施例之可組態之邏輯胞元允許在不需要一微處理器介面之情形下對內部組態及信號路徑之即時軟體存取。

舉例而言，如圖5A中所展示，用於實施兩個功能((A^＊B)+C)'與((A^＊B)'+C)'之一微處理器介面之一靜態組態需要兩個版本502、504，其包含「及」閘506、510、「反或」閘508、514及反相器512。

相比而言，圖5B中展示用於實施該等功能之一例示性可組態之邏輯胞元104。可組態之邏輯胞元104包含「及」閘552、「互斥或」閘554及「反或」閘556。輸入A及B係提供至「及」閘552，而輸入C係提供至「反或」閘556。「及」閘552之輸出係提供至「互斥或」閘554，而「互斥或」閘554將其輸出提供至「反或」閘556之輸入。另外，一直接軟體(SW)輸入558(例如，來自一控制暫存器)係提 供至「互斥或」閘554之輸入。以此方式，使用單一電路實施電路502、504之兩個功能且還允許直接軟體控制。

圖6A至圖6D中展示用於一特定四輸入可組態之邏輯胞元之例示性組合選項。更特定而言，在某些實施例中，一LxMODE<2：0>組態暫存器314(圖3)定義該胞元之邏輯模式。當LxMODE=000時，可組態之邏輯胞元實施一「及-或」功能。當LxMODE=001時，該胞元實施一「或-互斥或」功能。當LxMODE=010時，該胞元實施一「及」；當LxMODE=011時，該胞元係一RS鎖存器。

對應地，可組態之邏輯胞元104可併入有複數個狀態邏輯功能。參照圖7A至圖7D展示此等功能。該等狀態功能包含具有非同步設定(S)及重設(R)之D正反器(圖7A)及JK正反器(圖7B)兩者。輸入通道1(LCOUT1)提供一上升沿時脈。若需要一下降沿，則可在通道邏輯(未展示)中反相通道1(LCOUT1)。輸入通道2(LCOUT2)及有時通道4(LCOUT4)將資料提供至暫存器或鎖存器輸入。

當LCMODE=100時，該胞元實施具有S及R之一單輸入D正反器。當LCMODE=101時，該胞元實施具有R之一雙輸入D正反器。當LCMODE=110時，該胞元實施具有R之一JK正反器。當LCMODE=111時，該胞元實施具有S及R之一單輸入透通鎖存器(輸出Q在LE係低時遵循D且在LE係高時保持狀態)。

最後，圖8圖解說明根據本發明之實施例之一JK正反器之一實例性操作。特定而言，展示包含具有輸入806、輸 出802及時脈804之一JK正反器800之一時脈閘控實例。輸出802係一閘控FCLK/2。

可根據圖7B組態JK正反器，其中時脈為LCOUT1、J輸入為LCOUT2且K輸入(反相)為LCOUT4。如可看出，輸出802始終包含整數個循環。應注意，可實施其他邏輯及狀態功能。因此，該等圖僅係例示性的。

雖然已圖解說明用於行動計算裝置之特定實施方案及硬體/軟體組態，但應注意可能有其他實施方案及硬體組態且不需要特定實施方案或硬體/軟體組態。因此，實施本文中所揭示之方法之行動計算裝置可能不需要所圖解說明之所有組件。

如本文中所使用，無論在上文說明書中還是下文申請專利範圍中，術語「包括」、「包含」、「攜載」、「具有」、「含有」、「涉及」及諸如此類應理解為係開端型，亦即，意指包含但不限於。僅過渡性片語「由...組成」及「基本上由...組成」應分別視為排他性過渡性片語，如在美國專利局專利審查程序手冊中關於申請專利範圍所陳述。

在申請專利範圍中對序數術語(諸如「第一」、「第二」、「第三」等)之任何使用來修飾一請求項元素本身非暗示一個請求項元素相對於另一請求項元素之任何優先級、優先順序或次序或者執行一方法之動作之臨時次序。而是，除非另有具體說明，否則此等序數術語僅用作區分具有某一名稱之一個請求項元素與具有同一名稱(除使用序數術語以外)之另一元素之標記。

100‧‧‧處理器/微控制器

102‧‧‧處理器核心

103‧‧‧記憶體裝置單晶片

104‧‧‧可組態之邏輯胞元/可組態之邏輯核心

106‧‧‧匯流排

108‧‧‧類比周邊裝置

110‧‧‧數位周邊裝置

112‧‧‧埠驅動器

114‧‧‧輸入控制件

116‧‧‧輸入及/或輸出

118‧‧‧輸入及/或輸出/外部接針

120‧‧‧輸入及/或輸出

122‧‧‧輸入及/或輸出

124‧‧‧輸入及/或輸出/外部接針/輸入接針

124a‧‧‧輸入A/輸入

124b‧‧‧輸入B/輸入

202‧‧‧周邊裝置

202a‧‧‧計時器

202b‧‧‧資料記憶體

202c‧‧‧比較器

203‧‧‧程式化快閃記憶體

204‧‧‧資料線/匯流排

205‧‧‧程式化位址線/匯流排

206‧‧‧資料位址線/匯流排

207‧‧‧程式化資料線/匯流排

208‧‧‧輸入/輸入clc_in/信號

302‧‧‧選擇器

304‧‧‧通道輸入

308‧‧‧「及」閘

312‧‧‧輸出

314‧‧‧控制輸入LCMODE<2：0>/LxMode暫存器/LxMODE<2：0>組態暫存器

315‧‧‧控制暫存器

316‧‧‧LCEN輸入/LCEN

402‧‧‧「及」功能

404‧‧‧「或」功能

406‧‧‧輸入/輸出接針

412‧‧‧接針

502‧‧‧電路

504‧‧‧電路

506‧‧‧「及」閘

508‧‧‧「反或」閘

510‧‧‧「及」閘

512‧‧‧反相器

514‧‧‧「反或」閘

552‧‧‧「及」閘

554‧‧‧「互斥或」閘

556‧‧‧「反或」閘

558‧‧‧直接軟體(SW)輸入

800‧‧‧JK正反器

802‧‧‧輸出

804‧‧‧時脈

806‧‧‧輸入

A‧‧‧輸入

B‧‧‧輸入

CLCxOUT‧‧‧輸出

J‧‧‧輸入

K‧‧‧輸入

LCOUT1‧‧‧通道輸入

LCOUT2‧‧‧通道輸入

LCOUT3‧‧‧通道輸入

LCOUT4‧‧‧通道輸入

LxDATA‧‧‧輸出

LxOUT1‧‧‧通道輸入

LxOUT2‧‧‧通道輸入

LxOUT3‧‧‧通道輸入

LxOUT4‧‧‧通道輸入

Q‧‧‧輸出

R‧‧‧重設

S‧‧‧非同步設定

圖1圖解說明包含一可組態之邏輯胞元之一例示性積體電路。

圖2圖解說明包含一可組態之邏輯胞元之一積體電路中之一例示性資料及位址線。

圖3圖解說明包含一可組態之邏輯胞元之一例示性模組。

圖4A及圖4B圖解說明一可組態之邏輯胞元之軟體控制及組態。

圖5A及圖5B圖解說明用單一軟體控制之功能替換兩個經靜態組態功能之一可組態之邏輯胞元之例示性邏輯功能。

圖6A至圖6D圖解說明一例示性可組態之邏輯胞元之邏輯功能組合選項。

圖7A至圖7D圖解說明一例示性可組態之邏輯胞元之邏輯功能狀態選項。

圖8圖解說明用一例示性可組態之邏輯胞元實施之一例示性JK正反器應用及時序。

102‧‧‧處理器核心

103‧‧‧記憶體裝置單晶片

104‧‧‧可組態之邏輯胞元/可組態之邏輯核心

106‧‧‧匯流排

108‧‧‧類比周邊裝置

110‧‧‧數位周邊裝置

112‧‧‧埠驅動器

114‧‧‧輸入控制件

116‧‧‧輸入及/或輸出

118‧‧‧輸入及/或輸出/外部接針

120‧‧‧輸入及/或輸出

122‧‧‧輸入及/或輸出

124‧‧‧輸入及/或輸出/外部

Claims (31)

1. 一種處理器，其包括：一RISC CPU核心；複數個周邊裝置，該複數個周邊裝置包含一或多個可組態之邏輯胞元周邊裝置。
2. 如請求項1之處理器，該可組態之邏輯胞元周邊裝置經組態以允許對該處理器之內部組態及信號路徑之即時軟體存取。
3. 如請求項1之處理器，該可組態之邏輯胞元周邊裝置具有即時組態控制。
4. 如請求項1之處理器，該可組態之邏輯胞元周邊裝置包括一D鎖存器。
5. 如請求項1之處理器，該可組態之邏輯胞元周邊裝置包括一JK正反器。
6. 如請求項1之處理器，該可組態之邏輯胞元可程式化以用作複數個預定邏輯功能中之一者。
7. 如請求項1之處理器，該可組態之邏輯胞元周邊裝置與該處理器無關地操作。
8. 如請求項7之處理器，該可組態之邏輯胞元周邊裝置經組態以在該處理器處於一睡眠或凍結狀況時操作。
9. 如請求項1之處理器，可經由一或多個軟體暫存器組態該可組態之邏輯胞元周邊裝置。
10. 如請求項1之處理器，可經由非揮發性記憶體組態該可組態之邏輯胞元周邊裝置。
11. 如請求項10之處理器，其中該非揮發性記憶體經靜態地連接以用於組態。
12. 如請求項10之處理器，其中讀取該非揮發性記憶體且將組態資料傳送至組態暫存器以用於組態該可組態之邏輯胞元周邊裝置。
13. 如請求項1之處理器，其中在初始組態之後，可經由軟體更新該可組態之邏輯胞元周邊裝置之該組態。
14. 一種處理器，其包括：一中央處理單元(CPU)核心；複數個周邊裝置，其經由一或多個匯流排耦合至該CPU核心，該複數個周邊裝置包含至少一個可組態之邏輯胞元周邊裝置。
15. 如請求項14之處理器，該至少一個可組態之邏輯胞元周邊裝置經組態以允許對該處理器之內部組態及信號路徑之即時軟體存取。
16. 如請求項14之處理器，該至少一個可組態之邏輯胞元周邊裝置具有即時組態控制。
17. 如請求項14之處理器，該至少一個可組態之邏輯胞元周邊裝置包括一D鎖存器。
18. 如請求項14之處理器，該至少一個可組態之邏輯胞元周邊裝置包括一JK正反器。
19. 如請求項14之處理器，該至少一個可組態之邏輯胞元周邊裝置可程式化以實施一或多個預定義之邏輯功能。
20. 如請求項14之處理器，該至少一個可組態之邏輯胞元周 邊裝置與該處理器無關地操作。
21. 如請求項20之處理器，該至少一個可組態之邏輯胞元周邊裝置經組態以在該處理器處於一睡眠或凍結狀況時操作。
22. 一種供在一處理器系統中使用之方法，其包括：在一控制暫存器中設定一或多個位元；使用該控制暫存器中之該一或多個位元來定義由一可組態之邏輯胞元實施之功能，該等功能包括複數個組合及邏輯功能狀態。
23. 如請求項22之方法，該等功能包含一邏輯閘。
24. 如請求項22之方法，該等功能包含複數個邏輯閘。
25. 如請求項22之方法，該等功能包含一D鎖存器。
26. 如請求項22之方法，該等功能包含一JK正反器。
27. 如請求項22之方法，可經由一或多個軟體暫存器組態該可組態之邏輯胞元周邊裝置。
28. 如請求項22之方法，可經由非揮發性記憶體組態該可組態之邏輯胞元周邊裝置。
29. 如請求項28之方法，其中靜態地連接該非揮發性記憶體以用於組態。
30. 如請求項28之方法，其中讀取該非揮發性記憶體且將組態資料傳送至組態暫存器以用於組態該可組態之邏輯胞元周邊裝置。
31. 如請求項28之方法，其中在初始組態之後，可經由軟體更新該可組態之邏輯胞元周邊裝置之該組態。