TWI559149B - 可組態之邏輯胞元 - Google Patents

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尚恩 史迪曼
傑洛德Ｓ 茲丹尼克
維維安Ｎ 迪爾波特
查克 倫德史特姆
芬尼 杜溫哈吉
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Description

可組態之邏輯胞元
本發明係關於可組態之邏輯胞元，且更特定而言，係關於一種具有組合邏輯外圍裝置之RISC處理器。
本申請案主張2011年4月21日提出申請的標題為「Configurable Logic Cells」之第61/477,754號美國臨時申請案之權益，該臨時申請案以全文引用方式併入本文中。本申請案係關於：在2012年4月18日提出申請的標題為「Selecting Four Signals From Sixteen Inputs」之同在申請中之第13/449,687號美國專利申請案；在_______提出申請的標題為「Configurable Logic Cells」之第_______號美國專利申請案；及在_______提出申請的標題為「A Logic Device For Combining Various Interrupt Sources Into A Single Interrupt Source And Various Signal Sources To Control Drive Strength」之第_______號美國專利申請案，所有該等專利申請案皆與本文同時提出申請且以全文引用方式併入本文中。
大多數邏輯裝置可用於一封裝中，其中每一邏輯輸入及輸出有一單個接針(不計數電力及接地接針)。舉例而言，一74LS00邏輯閘具有一2輸入、1輸出裝置之四個例項(從而需要十二個接針)，且可用於包含電力及接地之一14接針封裝中。
在採用若干個可組態之邏輯胞元之一系統中，通常需要 軟體大約同時地讀取所有胞元之輸出。由於該等胞元係獨立地具現化，因此每一胞元之輸出暫存器(位元)係在一不同暫存器中且需要中央處理單元(CPU)執行若干個讀取操作以判定每一位元之狀態。固有地，此意謂從不同時地對該等胞元進行取樣，且事實上可以寬間隔的時間間隔或可能以不同次序對其進行取樣，且此有時可能產生誤導結果。
微控制器之可組態之邏輯胞元係通用的，但僅具有一單個邏輯功能及/或狀態變數，可僅應用於有限類別之應用。FPGA及PLD提供通常基於D正反器技術之可組態之邏輯胞元。儘管此對於通用目的使用及自動化邏輯組態而言係足夠的，但其非始終產生一最低電路實施解決方案。
藉由根據本發明之實施例之一系統及方法在很大程度上克服先前技術中之此等及其他缺陷。
根據所主張之實施例，一種積體電路裝置包含：一中央處理核心；及複數個周邊裝置，其可操作地耦合至該中央處理核心。在某些實施例中，該複數個周邊裝置包含至少一個可組態之邏輯胞元周邊裝置，該至少一個可組態之邏輯胞元周邊裝置具有多於該積體電路裝置上之輸入-輸出連接之輸入。在某些實施例中，該等輸入包含來自一或多個積體電路子系統之一或多個輸入。
在某些實施例中，該等輸入包含來自至少一個其他可組態之邏輯周邊裝置之至少一個輸入。在某些實施例中，該 積體電路裝置包含經組態以用於讀取複數個可組態之邏輯胞元之輸出之一單個微處理器暫存器。在某些實施例中，可組態之邏輯胞元中之至少兩者係級聯的。
藉由參照附圖，可較佳地理解本發明，且熟習此項技術者可易知本發明之眾多目標、特徵及優點。在不同圖式中使用相同之參考符號指示相似或相同之物項。
現在翻至圖式，且尤其注意圖1，其展示根據本發明之一實施例之一處理器100之一圖式。處理器100包含可體現為一RISC核心之一處理器核心(MCU)102。處理器核心102經由一匯流排106耦合至一或多個周邊裝置單晶片，諸如類比周邊裝置108及數位周邊裝置110。
另外，如下文將更詳細地闡釋，處理器100進一步包含用作周邊裝置且耦合至匯流排106之一或多個可組態之邏輯胞元(CLC)104。亦即，可組態之邏輯胞元104可像其他周邊裝置一樣定址且為系統提供邏輯功能。舉例而言，此等功能可包含「及」、「或」、「互斥或」功能以及D、JK及SR儲存。
處理器100進一步包含一或多個輸入及/或輸出116、118、120、122、124以及相關聯埠驅動器、輸入控制件114等。
在所圖解說明之實施例中，可組態之邏輯胞元104接收來自外部接針124、數位周邊裝置110之輸入及來自處理器核心102之一重設。舉例而言，此等輸入可包含CWG源、 DSM源及DDS/計時器時脈輸入。一般而言，輸入可來自I/O接針、暫存器位元、其他周邊裝置及內部時脈。
另外，可組態之邏輯胞元104可將數位輸出提供至類比周邊裝置108、數位周邊裝置110及處理器核心102中之一或多者。可將額外輸出(諸如變動率、上拉三態臨限值等)提供至埠驅動器112，而可將其他輸出提供至外部接針118。
因此，一般而言，可組態之邏輯胞元104可接收來自任何子系統(諸如一數位周邊裝置、I/O埠或內部狀態位元或重設信號)之輸入，舉例而言，包含振盪器輸出、系統時脈等，且將輸出提供至I/O接針、周邊裝置、一處理器核心中斷、I/O埠控制功能、狀態信號、系統時脈及甚至其他可組態之邏輯胞元(未展示)。
如上所述，在某些實施例中，可組態之邏輯胞元104像其他周邊裝置一樣定址且可在運行時間組態。在某些實施例中，可組態之邏輯胞元104可使用一或多個特殊功能暫存器(未展示)在運行時間組態。因此，可組態之邏輯胞元104係完全整合至處理器位址及資料匯流排中。可基於應用之需要而靜態地施加或即時地更新組態。
在某些實施例中，可組態之邏輯胞元104之組態可來自軟體暫存器或非揮發性記憶體。在某些實施例中，可讀取記憶體且將資料傳送至組態暫存器。在其他實施例中，記憶體可經靜態地連接以用於組態(如同在泛用邏輯陣列/可程式化邏輯陣列(GAL/PAL)中)。此外，在某些實施例中， 在一初始組態之後，軟體可更新組態。
如此，在某些實施例中，將系統信號及I/O信號路由至可組態之邏輯胞元104，如圖2中所展示。然後，可組態之邏輯胞元104執行所組態之邏輯並且提供一輸出。特定而言，圖2中展示包含處理器核心102、一程式化快閃記憶體203及周邊裝置202之處理器100。程式化快閃記憶體203經由程式化位址線/匯流排205及程式化資料線/匯流排207耦合至處理器核心102。
在所圖解說明之實例中，周邊裝置包含一計時器202a、資料記憶體202b、一比較器202c及可組態之邏輯胞元104。該等周邊裝置藉由資料位址線/匯流排206及資料線/匯流排204耦合至處理器核心102。可組態之邏輯胞元104可接收來自周邊裝置之其他個別輸入208或來自一輸入接針124之其他個別輸入。因此，軟體及其他周邊裝置可將輸入供應至可組態之邏輯胞元104。可組態之邏輯胞元104執行一經組態邏輯運算且提供一輸出312。
如上所述，可組態之邏輯胞元實施一或多個邏輯功能且可與處理器核心之狀態無關地如此操作，例如當處理器核心係處於一睡眠或除錯模式中時。
更特定而言，圖3圖解說明根據一項實施例之可組態之邏輯胞元環境。可組態之邏輯胞元104接收來自複數個選擇器302之四個通道輸入304 LxOUT1、LxOUT2、LxOUT3及LxOUT4。至選擇器302之輸入可來自信號208及I/O 124。在某些實施例中，選擇器係多工器及/或可組態閘。 舉例而言，在某些實施例中，選擇器302可將輸入clc_in 208之數目自八個減少至四個304以驅動八個可選擇單輸出功能中之一者。關於選擇器302之特定實施方案之細節可在2012年4月17日提出申請之標題為「Selecting Four Signals from Sixteen Inputs」之共同受讓之第_____號專利申請案中找到，該專利申請案猶如在本文中完全陳述一樣以全文引用方式併入本文中。
在所圖解說明之實例中，可組態之邏輯胞元104接收來自控制暫存器(未展示)之控制輸入LCMODE<2：0> 314及LCEN 316。對可組態之邏輯胞元104之輸出LxDATA與LCEN輸入316進行「及」運算。對「及」閘308之輸出與來自一控制暫存器(未展示)之一控制信號LCPOL進行「互斥或」運算且然後作為CLCxOUT輸出，下文更詳細地闡釋所有這些。
如上所述，實施例允許可組態之邏輯胞元之即時組態。亦即，透過可自微處理器存取之暫存器提供組態且可基於(舉例而言)外部輸入、一天中之時間、系統之溫度、與其他事件之重合度或來自一遠端控制主機之命令更新組態。
圖4A及圖4B示意性地圖解說明此操作。特定而言，展示包含處理器核心102及可組態之邏輯胞元104之處理器100。處理器100具有至處理器核心102之一I/O輸入406及至可組態之邏輯核心104之一對輸入124a、124b。可組態之邏輯胞元104輸出至接針412。
在操作中，I/O接針406之狀態可用以設定可組態之邏輯 核心功能。在所圖解說明之實例中，當I/O輸入406之邏輯狀態係「0」時，處理器核心102寫入至一或多個暫存器(諸如圖3之LxMode暫存器314)以致使可組態之邏輯胞元104實施一「及」功能402，以使得接針412上之輸出係輸入A 124a與B 124b之邏輯「及」(AB)。相比而言，當I/O輸入406之邏輯狀態係「1」時，處理器核心102寫入至一或多個暫存器以致使可組態之邏輯胞元104實施一「或」功能404，以使得接針412上之輸出係輸入A 124a與B 124b之邏輯「或」(A+B)。如可瞭解，一旦功能被設定，可組態之邏輯胞元104即實施經組態功能，而不管處理器核心102之功能如何。
有利地，本發明之實施例之可組態之邏輯胞元104允許動態組態及對軟體之直接存取，從而允許軟體在系統正運行時重新組態個別閘及反相器。亦即，本發明之實施例之可組態之邏輯胞元允許在不需要一微處理器介面之情形下對內部組態及信號路徑之即時軟體存取。
舉例而言，如圖5A中所展示，用於實施兩個功能((A＊B)+C)'與((A＊B)'+C)'之一微處理器介面之一靜態組態需要兩個版本502、504，其包含「及」閘506、510、「反或」閘508、514及反相器512。
相比而言，圖5B中展示用於實施該等功能之一例示性可組態之邏輯胞元104。可組態之邏輯胞元104包含「及」閘552、「互斥或」閘554及「反或」閘556。輸入A及B係提供至「及」閘552，而輸入C係提供至「反或」閘556。 「及」閘552之輸出係提供至「互斥或」閘554，而「互斥或」閘554將其輸出提供至「反或」閘556之輸入。另外，一直接軟體(SW)輸入558(例如，來自一控制暫存器)係提供至「互斥或」閘554之輸入。以此方式，使用單一電路實施電路502、504之兩個功能且還允許直接軟體控制。
圖6A至圖6D中展示用於一特定四輸入可組態之邏輯胞元之例示性組合選項。更特定而言，在某些實施例中，一LxMODE<2：0>組態暫存器314(圖3)定義該胞元之邏輯模式。當LxMODE=000時，可組態之邏輯胞元實施一「及-或」功能。當LxMODE=001時，該胞元實施一「或-互斥或」功能。當LxMODE=010時，該胞元實施一「及」；當LxMODE=011時，該胞元係一RS鎖存器。
對應地，可組態之邏輯胞元104可併入有複數個狀態邏輯功能。參照圖7A至圖7D展示此等功能。該等狀態功能包含具有非同步設定(S)及重設(R)之D正反器(圖7A)及JK正反器(圖7B)兩者。輸入通道1(LCOUT1)提供一上升沿時脈。若需要一下降沿，則可在通道邏輯(未展示)中反相通道1(LCOUT1)。輸入通道2(LCOUT2)及有時通道4(LCOUT4)將資料提供至暫存器或鎖存器輸入。
當LCMODE=100時，該胞元實施具有S及R之一單輸入D正反器。當LCMODE=101時，該胞元實施具有R之一雙輸入D正反器。當LCMODE=110時，該胞元實施具有R之一JK正反器。當LCMODE=111時，該胞元實施具有S及R之一單輸入透通鎖存器(輸出Q在LE係低時遵循D且在LE係高時 保持狀態)。
圖8圖解說明根據本發明之實施例之一JK正反器之一實例性操作。特定而言，展示包含具有輸入806、輸出802及時脈804之一JK正反器800之一時脈閘控實例。輸出802係一閘控FCLK/2。
可根據圖7B組態JK正反器，其中時脈為LCOUT1、J輸入為LCOUT2且K輸入(反相)為LCOUT4。如可看出，輸出802始終包含整數個循環。應注意，可實施其他邏輯及狀態功能。因此，該等圖僅係例示性的。
如上所述，每一可組態之邏輯胞元104具有可自八個可用信號之一群集選擇之四個輸入以及一個輸出，但可能有其他數目個信號及輸入。然而，在某些實施例中，積體電路封裝僅包含四個輸入-輸出接針。亦即，積體電路封裝包含用於輸出之一個接針及用於輸入之三個接針。此藉由實例之方式展示於圖9中，積體電路900包含接針RA0、RA1、RA2、RA3、Vss及Vdd。舉例而言，RA0至RA2可係輸入，且RA3可係輸出。至可組態之邏輯胞元104之其他輸入來自內部資料匯流排上之其他周邊裝置。在其中積體電路包含一個以上周邊邏輯胞元之某些實施例中，輸入可來自其他周邊邏輯胞元，如下文將更詳細地論述。
更特定而言，在包含一個以上周邊邏輯胞元104之實施方案中，可期望軟體能夠實質上同時讀取多個胞元輸出。因此，根據本發明之實施例，可提供一經結合輸出暫存器。此展示於圖10中，其圖解說明三個可組態之邏輯單元 1002a、1002b、1002c。應注意，可提供多於或少於三個。因此，該等圖僅係例示性的。
每一可組態之邏輯單元1002a、1002b、1002c分別包含一可組態之邏輯胞元104a、104b、104c。每一者進一步分別包含一輸出CLCOUTA、CLCOUTB、CLCOUTC。在其中僅採用一個可組態之邏輯胞元之實施方案中，該輸出係分別提供至一相關聯輸出暫存器1004a、1004b、1004c。
然而，當一個以上可組態之邏輯胞元在使用中時，輸出係提供至可組態之邏輯單元例項外部之共同暫存器1006。藉由在邏輯單元中之每一者之例項外部提供經結合輸出暫存器1004，可實質上同時讀取其經結合輸出。
另外，藉由提供具有除外部接針以外之輸入之多個可組態之邏輯胞元，可級聯該等胞元以創建複雜結合。此藉由實例之方式展示於圖11中。
特定而言，圖11中展示包含複數個可組態之邏輯單元1102a、1102b、1102c、1102d之一系統1100，每一可組態之邏輯胞元分別包含一對應可組態之邏輯胞元104a、104b、104c、104d。如所展示，可組態之邏輯胞元104a將其輸出提供至可組態之邏輯胞元104b及104c，而可組態之邏輯胞元104b將輸出提供至一外部接針1106以及提供至可組態之邏輯胞元104c及可組態之邏輯胞元104d之輸入。另外，可組態之邏輯胞元104d將其輸出提供至一輸出線，例如至另一周邊裝置或至處理器核心。
如圖可見，可組態之邏輯胞元104a、104b、104c、104d 中之每一者具有四個輸入且可接收來自輸入接針1104a、1104b、1104c，來自其他可組態之邏輯胞元，或來自其他單晶片裝置及周邊裝置之輸入信號。
雖然已圖解說明用於行動計算裝置之特定實施方案及硬體/軟體組態，但應注意可能有其他實施方案及硬體組態且不需要特定實施方案或硬體/軟體組態。因此，實施本文中所揭示之方法之行動計算裝置可能不需要所圖解說明之所有組件。
如本文中所使用，無論在上文說明書中還是下文申請專利範圍中，術語「包括」、「包含」、「攜載」、「具有」、「含有」、「涉及」及諸如此類應理解為係開端型，亦即，意指包含但不限於。僅過渡性片語「由...組成」及「基本上由...組成」應分別視為排他性過渡性片語，如在美國專利局專利審查程序手冊中關於申請專利範圍所陳述。
在申請專利範圍中對序數術語(諸如「第一」、「第二」、「第三」等)之任何使用來修飾一請求項元素本身非暗示一個請求項元素相對於另一請求項元素之任何優先級、優先順序或次序或者執行一方法之動作之臨時次序。而是，除非另有具體說明，否則此等序數術語僅用作區分具有某一名稱之一個請求項元素與具有同一名稱)除使用序數術語以外)之另一元素之標記。
上文所闡述實施例意欲圖解說明本發明之原理，而非限制本發明之範疇。熟習此項技術者可在不背離本發明之範疇之情形下做出各種其他實施例及對此等較佳實施例之修 改形式。
100‧‧‧處理器/微控制器
102‧‧‧處理器核心
103‧‧‧記憶體裝置單晶片
104‧‧‧可組態之邏輯胞元/周邊邏輯胞元/可組態之邏輯核心
104a‧‧‧可組態之邏輯胞元
104b‧‧‧可組態之邏輯胞元
104c‧‧‧可組態之邏輯胞元
104d‧‧‧可組態之邏輯胞元
106‧‧‧匯流排
108‧‧‧類比周邊裝置
110‧‧‧數位周邊裝置
112‧‧‧埠驅動器
114‧‧‧輸入控制件
116‧‧‧輸入及/或輸出
118‧‧‧輸入及/或輸出/外部接針
120‧‧‧輸入及/或輸出
122‧‧‧輸入及/或輸出
124‧‧‧輸入及/或輸出/外部接針/輸入接針
124a‧‧‧輸入A/輸入
124b‧‧‧輸入B/輸入
202‧‧‧周邊裝置
202a‧‧‧計時器
202b‧‧‧資料記憶體
202c‧‧‧比較器
203‧‧‧程式化快閃記憶體
204‧‧‧資料線/匯流排
205‧‧‧程式化位址線/匯流排
206‧‧‧資料位址線/匯流排
207‧‧‧程式化資料線/匯流排
208‧‧‧輸入/輸入clc_in/信號
302‧‧‧選擇器
304‧‧‧通道輸入
308‧‧‧「及」閘
312‧‧‧輸出
314‧‧‧控制輸入LCMODE<2：0>/LxMode暫存器/LxMODE<2：0>組態暫存器
315‧‧‧控制暫存器
316‧‧‧LCEN輸入/LCEN
402‧‧‧「及」功能
404‧‧‧「或」功能
406‧‧‧輸入/輸出接針
412‧‧‧接針
502‧‧‧電路
504‧‧‧電路
506‧‧‧「及」閘
508‧‧‧「反或」閘
510‧‧‧「及」閘
512‧‧‧反相器
514‧‧‧「反或」閘
552‧‧‧「及」閘
554‧‧‧「互斥或」閘
556‧‧‧「反或」閘
558‧‧‧直接軟體(SW)輸入
800‧‧‧JK正反器
802‧‧‧輸出
804‧‧‧時脈
806‧‧‧輸入
900‧‧‧積體電路
1002a‧‧‧可組態之邏輯單元
1002b‧‧‧可組態之邏輯單元
1002c‧‧‧可組態之邏輯單元
1004a‧‧‧輸出暫存器
1004b‧‧‧輸出暫存器
1004c‧‧‧輸出暫存器
1006‧‧‧輸出暫存器
1102a‧‧‧可組態之邏輯單元
1102b‧‧‧可組態之邏輯單元
1102c‧‧‧可組態之邏輯單元
1102d‧‧‧可組態之邏輯單元
1104a‧‧‧輸入接針
1104b‧‧‧輸入接針
1104c‧‧‧輸入接針
1106‧‧‧外部接針
A‧‧‧輸入
B‧‧‧輸入
CLCxOUT‧‧‧輸出
J‧‧‧輸入
K‧‧‧輸入
LCOUT1‧‧‧通道輸入
LCOUT2‧‧‧通道輸入
LCOUT3‧‧‧通道輸入
LCOUT4‧‧‧通道輸入
LxDATA‧‧‧輸出
LxOUT1‧‧‧通道輸入
LxOUT2‧‧‧通道輸入
LxOUT3‧‧‧通道輸入
LxOUT4‧‧‧通道輸入
Q‧‧‧輸出
R‧‧‧重設
RA0‧‧‧接針
RA1‧‧‧接針
RA2‧‧‧接針
RA3‧‧‧接針
S‧‧‧非同步設定
VDD‧‧‧接針
VSS‧‧‧接針
圖1圖解說明包含一可組態之邏輯胞元之一例示性積體電路。
圖2圖解說明包含一可組態之邏輯胞元之一積體電路中之一例示性資料及位址線。
圖3圖解說明包含一可組態之邏輯胞元之一例示性模組。
圖4A及圖4B圖解說明一可組態之邏輯胞元之軟體控制及組態。
圖5A及圖5B圖解說明用單一軟體控制之功能替換兩個經靜態組態功能之一可組態之邏輯胞元之例示性邏輯功能。
圖6A至圖6D圖解說明一例示性可組態之邏輯胞元之邏輯功能組合選項。
圖7A至圖7D圖解說明一例示性可組態之邏輯胞元之邏輯功能狀態選項。
圖8圖解說明用一例示性可組態之邏輯胞元實施之一例示性JK正反器應用及時序。
圖9係一例示性積體電路接針組態之一圖式。
圖10圖解說明複數個可組態之邏輯胞元之例示性輸出暫存器使用。
圖11圖解說明可組態之邏輯胞元之例示性級聯。
102‧‧‧處理器核心
103‧‧‧記憶體裝置單晶片
104‧‧‧可組態之邏輯胞元/周邊邏輯胞元/可組態之邏輯核心
106‧‧‧匯流排
108‧‧‧類比周邊裝置
110‧‧‧數位周邊裝置
112‧‧‧埠驅動器
114‧‧‧輸入控制件
116‧‧‧輸入及/或輸出
118‧‧‧輸入及/或輸出/外部接針
120‧‧‧輸入及/或輸出
122‧‧‧輸入及/或輸出
124‧‧‧輸入及/或輸出/外部接針/輸入接針

Claims (20)

  1. 一種積體電路裝置，其包括：一殼體，其具有複數個外部接針及複數個輸入/輸出接針，該等外部接針包含電力接針；一中央處理核心；複數個周邊裝置，其可操作地耦合至該中央處理核心，該複數個周邊裝置包含至少一個可組態之邏輯胞元周邊裝置，該至少一個可組態之邏輯胞元周邊裝置包含複數個邏輯輸入與一邏輯輸出且可操作以經組態為對在該複數個邏輯輸入處接收到之複數個輸入信號上執行一可組態邏輯功能，該邏輯輸出與該複數個外部接針中之一預定者耦合，其中該可組態之邏輯胞元周邊裝置之一邏輯功能係由一單一組態暫存器判定，其中該至少一個可組態之邏輯胞元周邊裝置具有多於該積體電路裝置上之輸入-輸出連接的輸入。
  2. 如請求項1之積體電路裝置，該等邏輯輸入包含來自一或多個積體電路子系統之一或多個邏輯輸入。
  3. 如請求項1之積體電路裝置，該等邏輯輸入包含來自至少一個其他可組態之邏輯胞元周邊裝置之至少一個輸入。
  4. 如請求項1之積體電路裝置，其進一步包含經組態以用於讀取複數個可組態之邏輯胞元周邊裝置之輸出之一單個微處理器暫存器。
  5. 如請求項4之積體電路裝置，其中該至少一個可組態之 邏輯胞元周邊裝置中之至少兩者係級聯的。
  6. 如請求項1之積體電路裝置，其中該組態暫存器之三個位元判定該可組態之邏輯胞元周邊裝置之該可組態邏輯功能。
  7. 如請求項1之積體電路裝置，其進一步包括一輸入信號選擇單元，該輸入信號選擇單元包括複數個多工器，該複數個多工器各自分別包括與該複數個邏輯輸入之一者耦合之單一輸出，其中該輸入信號選擇單元可操作以自接收自該等輸入/輸出接針之至少一者的複數個可用信號與自除一可組態之邏輯胞元周邊裝置以外之一周邊裝置所產生的至少一信號中選擇該複數個輸入信號，其中該複數個可用信號之數目多於該複數個邏輯輸入之數目。
  8. 一種包括複數個外部接針之微控制器，其包含預定數目個外部輸入-輸出連接，該微控制器包括：一處理器核心；複數個整合式周邊裝置；複數個可組態之邏輯周邊裝置，其可操作地耦合至該處理器核心，該複數個可組態之邏輯周邊裝置中之每一者具有經組態以接收複數個輸入信號之複數個邏輯輸入與一邏輯輸出，且該複數個可組態之邏輯周邊裝置中之每一者可操作以經組態為對在該複數個邏輯輸入處接收到之該複數個輸入信號上執行一可組態邏輯功能且在該邏輯輸出處產生一輸出信號，該邏輯輸出與該複數個外部接針中之一預定者耦合，其中該可組態之邏輯胞元周 邊裝置之一邏輯功能係由一單一組態暫存器判定，且其中該等邏輯輸入之數目大於外部輸入-輸出連接之數目。
  9. 如請求項8之微控制器，該等邏輯輸入包含來自一或多個積體電路子系統之一或多個邏輯輸入。
  10. 如請求項8之微控制器，該等邏輯輸入包含來自該複數個可組態之邏輯胞元周邊裝置中之一或多個其他可組態之邏輯周邊裝置之一或多個邏輯輸入。
  11. 如請求項8之微控制器，其進一步包含經組態以用於讀取該複數個可組態之邏輯周邊裝置之輸出之一單個微處理器暫存器。
  12. 如請求項11之微控制器，其中該複數個可組態之邏輯胞元周邊裝置中之至少兩者係級聯的。
  13. 如請求項8之微控制器，其進一步包括一輸入信號選擇單元，該輸入信號選擇單元包括複數個多工器，該複數個多工器各自包括與該複數個邏輯輸入之一者耦合之一單一輸出，其中該輸入信號選擇單元經組態以藉由自複數個內部與外部輸入信號選擇輸入信號之一子集合來將該複數個內部與外部輸入信號之數目減少至該複數個輸入信號之數目，其中該等外部輸入信號係接收自該預定數目個外部輸入-輸出連接之至少一者，且該等內部輸入信號係接收自除一可組態之邏輯胞元周邊裝置以外的該複數個整合式周邊裝置之至少一者。
  14. 一種微控制器，其包括：一殼體，其具有複數個外部接針及複數個輸入/輸出接 針，該等外部接針包含電力接針；一中央處理核心；複數個周邊裝置，其可操作地耦合至該中央處理核心，該複數個周邊裝置包含至少一個類比周邊裝置、至少一個數位周邊裝置及至少一個可組態之邏輯胞元周邊裝置，各該類比周邊裝置及數位周邊裝置均產生一數位輸出信號，該至少一個可組態之邏輯胞元周邊裝置包含複數個邏輯輸入與一邏輯輸出且可操作以經組態為對在該複數個邏輯輸入處接收到之複數個輸入信號上執行一可組態邏輯功能且在該邏輯輸出處產生一輸出信號，該邏輯輸出與該複數個外部接針中之一預定者耦合，其中該可組態邏輯功能係由一單一組態暫存器判定，且其中該至少一個可組態之邏輯周邊裝置包括多於該積體電路裝置上之輸入-輸出連接的輸入。
  15. 如請求項14之微控制器，該等邏輯輸入包含來自一或多個積體電路子系統之一或多個邏輯輸入。
  16. 如請求項14之微控制器，該等輸入包含來自至少一個其他可組態之邏輯胞元周邊裝置之至少一個邏輯輸入。
  17. 如請求項14之微控制器，其進一步包含經組態以用於讀取複數個可組態之邏輯胞元周邊裝置之輸出之一單個微處理器暫存器。
  18. 如請求項16之微控制器，其中該至少一個可組態之邏輯胞元周邊裝置中之至少兩者係級聯的。
  19. 如請求項14之微控制器，其進一步包括一選擇器，該選 擇器包括複數個多工器，該複數個多工器各自分別包括與該複數個邏輯輸入之一者耦合之一單一輸出，其中該選擇器接收複數個可用輸入信號且可操作以自該複數個可用輸入信號選擇該複數個輸入信號，該等可用信號至少包含該至少一個類比周邊裝置與該至少一個數位周邊裝置之該等數位輸出信號及經由該等輸入/輸出接針接收之至少一外部輸入信號，其中該複數個可用輸入信號之數目多於該複數個輸入信號之數目。
  20. 如請求項14之微控制器，其中該組態暫存器之三個位元判定該可組態之邏輯胞元周邊裝置之該可組態邏輯功能。
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