TWI556159B - 用於結合各種中斷源成為單一中斷源及各種信號源以控制驅動強度之邏輯裝置 - Google Patents

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Description

用於結合各種中斷源成為單一中斷源及各種信號源以控制驅動強度之邏輯裝置
本發明係關於可組態之邏輯單元胞，且更特定而言係關於一種用於1)結合各種中斷源成為單一源及2)結合各種信號源以控制驅動強度之邏輯裝置。
本發明主張2011年4月21日提出申請的標題為「A Logic Device for Combining Various Interrupt Sources Into a Single Interrupt Source and Various Signal Sources to Control Drive Strength」之第61/477,780號美國臨時專利申請案之優先權，該臨時專利申請案之全文併入本文中。本申請案係關於：2012年4月18日提出申請的標題為「Selecting Four Signals From Sixteen Inputs」之同在申請中之第13/449,687號美國專利申請案；2012年4月18日提出申請的標題為「Configurable Logic Cells」之第13/449,850號美國專利申請案；及2012年4月18日提出申請的標題為「Configurable Logic Cells」之第13/449,993號美國專利申請案，所有該等專利申請案皆與本文同時提出申請且以全文引用方式併入本文。
現代微處理器及微控制器包含若干個中斷源，但通常此等中斷源本質上全部係單一的。舉例而言，計時器中斷僅僅來自計時器，且I/O中斷僅僅來自I/O接針。然而，在諸多情形中，需要信號之一組合以便致使(或防止)發生一中斷，且此通常係使用具有相當大的複雜度及費用之軟體或 類經程式化狀態機之操作來完成。眾所周知，此等系統難以寫入及除錯。
另外，現代微處理器包含由各種子系統或I/O控制暫存器作為源之若干個輸出。通常，提供一專用暫存器(位元)以控制一I/O接針之驅動強度(亦稱變動率)，或停用(三態)輸出，此叉可需要相當大的複雜度及費用。
藉由根據本發明之實施例之一系統及方法在很大程度上克服先前技術中之此等及其他缺陷。
根據所主張之實施例，一種處理器包含一RISC CPU核心及複數個周邊裝置，該複數個周邊裝置包含一可組態之邏輯單元胞周邊裝置。該可組態之邏輯單元胞周邊裝置可經組態以結合複數個輸入成為單一輸出。
在某些實施例中，該複數個輸入包括I/O埠、振盪器輸出、系統時脈或周邊裝置輸出，且該單一輸出包括一I/O埠、一周邊裝置輸入或一系統時脈。在某些實施例中，該單一輸出控制一輸出埠處之驅動強度。在某些實施例中，該單一輸出控制一輸出埠處之變動率。
在某些實施例中，該可組態之邏輯單元胞可係可程式化以用作複數個預定邏輯功能中之一者。該可組態之邏輯單元胞周邊裝置可係可經由一或多個軟體暫存器或經由非揮發性記憶體組態。
此一非揮發性記憶體可經靜態地連接以用於組態。在某些實施例中，可讀取該非揮發性記憶體且將組態資料傳送 至組態暫存器以用於組態該可組態之邏輯單元胞周邊裝置。在某些實施例中，在初始組態之後，可經由軟體更新該可組態之邏輯單元胞周邊裝置之該組態。
藉由參照附圖，可較佳地理解本發明，且熟習此項技術者可易知本發明之眾多目標、特徵及優點。在不同圖式中使用相同之參考符號指示相似或相同之物項。
現在翻至圖式，且尤其注意圖1，其展示根據本發明之一實施例之一處理器或微控制器100之一圖式。處理器100包含可體現為一RISC核心之一處理器核心(MCU)102。處理器核心102經由一匯流排106耦合至一或多個周邊裝置單晶片，諸如類比周邊裝置108及數位周邊裝置110。處理器100可進一步包含一或多個記憶體裝置單晶片103，其可實施為可程式化快閃記憶體。
另外，如下文將更詳細地闡釋，處理器100進一步包含用作周邊裝置且耦合至匯流排106之一或多個可組態之邏輯單元胞(CLC)104。亦即，可組態之邏輯單元胞104可像其他周邊裝置一樣定址且為系統提供邏輯功能。如下文將更詳細地論述，可組態之邏輯單元胞104可程式化以實施多種邏輯功能。舉例而言，此等功能可包含「及」、「或」、「互斥或」功能以及D、JK及SR儲存。
處理器100進一步包含一或多個輸入及/或輸出116、118、120、122、124以及相關聯埠驅動器、輸入控制件114等。
在所圖解說明之實施例中，可組態之邏輯單元胞104接收來自外部接針124、數位周邊裝置110之輸入及來自處理器核心102之一重設。舉例而言，此等輸入可包含互補波形產生器(CWG)源、資料信號調變器(DSM)源及直接數位合成(DDS)/計時器時脈輸入。一般而言，輸入可來自I/O接針、暫存器位元、其他周邊裝置及內部時脈。
另外，可組態之邏輯單元胞104可將數位輸出提供至類比周邊裝置108、數位周邊裝置110及處理器核心102中之一或多者。可將額外輸出(諸如變動率、上拉三態臨限值等)提供至埠驅動器112，而可將其他輸出提供至外部接針118。
因此，一般而言，可組態之邏輯單元胞104可接收來自任何子系統(諸如一數位周邊裝置、I/O埠或內部狀態位元或重設信號)之輸入，舉例而言，包含振盪器輸出、系統時脈等，且將輸出提供至I/O接針、周邊裝置、一處理器核心中斷、I/O埠控制功能、狀態信號、系統時脈及甚至其他可組態之邏輯單元胞(未展示)。
如上所述，在某些實施例中，可組態之邏輯單元胞104像其他周邊裝置一樣定址且可在運行時間組態。在某些實施例中，可組態之邏輯單元胞104可使用一或多個特殊功能暫存器(未展示)在運行時間組態。因此，可組態之邏輯單元胞104係完全整合至處理器位址及資料匯流排中。可基於應用之需要而靜態地施加或即時地更新組態。
在某些實施例中，可組態之邏輯單元胞104之組態可來 自軟體暫存器或非揮發性記憶體。在某些實施例中，可讀取記憶體且將資料傳送至組態暫存器。在其他實施例中，記憶體可經靜態地連接以用於組態(如同在泛用邏輯陣列/可程式化邏輯陣列(GAL/PAL)中)。此外，在某些實施例中，在一初始組態之後，軟體可更新組態。
如此，在某些實施例中，將系統信號及I/O信號路由至可組態之邏輯單元胞104，如圖2中所展示。然後，可組態之邏輯單元胞104執行所組態之邏輯並且提供一輸出。特定而言，圖2中展示包含處理器核心102、一程式化快閃記憶體203及周邊裝置202之處理器100。程式化快閃記憶體203經由程式化位址線/匯流排205及程式化資料線/匯流排207耦合至處理器核心102。
在所圖解說明之實例中，周邊裝置包含一計時器202a、資料記憶體202b、一比較器202c及可組態之邏輯單元胞104。該等周邊裝置藉由資料位址線/匯流排206及資料線/匯流排204耦合至處理器核心102。可組態之邏輯單元胞104可接收來自周邊裝置之其他個別輸入208或來自一輸入接針124之其他個別輸入。因此，軟體及其他周邊裝置可將輸入供應至可組態之邏輯單元胞104。可組態之邏輯單元胞104執行一經組態邏輯運算且提供一輸出312。
如上所述，可組態之邏輯單元胞實施一或多個邏輯功能且可與處理器核心之狀態無關地如此操作，例如當處理器核心係處於一睡眠或除錯模式中時。如下文將更詳細地論述，可組態之邏輯單元胞包含可程式化以實施多種功能之 布林邏輯，諸如單閘、多閘、正反器等。
更特定而言，圖3圖解說明根據一項實施例之可組態之邏輯單元胞環境。可組態之邏輯單元胞104接收來自複數個選擇器302之四個通道輸入304 LxOUT1、LxOUT2、LxOUT3及LxOUT4。至選擇器302之輸入可來自信號208及I/O 124。在某些實施例中，選擇器係多工器及/或可組態閘。舉例而言，在某些實施例中，選擇器302可將輸入clc_in 208之數目自八個減少至四個304以驅動八個可選擇單輸出功能中之一者。關於選擇器302之特定實施方案之細節可在2012年4月17日提出申請之標題為「Selecting Four Signals from Sixteen Inputs」之共同受讓、同在申請中之第_____號專利申請案中找到，該專利申請案猶如在本文中完全陳述一樣以全文引用方式併入本文中。
在所圖解說明之實例中，可組態之邏輯單元胞104接收來自一或多個控制暫存器315之控制輸入LCMODE<2：0>314及LCEN 316。對可組態之邏輯單元胞104之輸出LxDATA與LCEN輸入316進行「及」運算。對「及」閘308之輸出與來自一控制暫存器315之一控制信號LCPOL進行「互斥或」運算且然後作為CLCxOUT輸出，下文更詳細地闡釋所有這些。
如上所述，實施例允許可組態之邏輯單元胞之即時組態。亦即，透過可自微處理器存取之暫存器提供組態且可基於(舉例而言)外部輸入、一天中之時間、系統之溫度、與其他事件之重合度或來自一遠端控制主機之命令更新組 態。
圖4A及圖4B示意性地圖解說明此操作。特定而言，展示包含處理器核心102及可組態之邏輯單元胞104之處理器100。處理器100具有至處理器核心102之一I/O輸入406及至可組態之邏輯核心104之一對輸入124a、124b。可組態之邏輯單元胞104輸出至接針412。
在操作中，I/O接針406之狀態可用以設定可組態之邏輯核心功能。在所圖解說明之實例中，當I/O輸入406之邏輯狀態係「0」時，處理器核心102寫入至一或多個暫存器(諸如圖3之LxMode暫存器314)以致使可組態之邏輯單元胞104實施一「及」功能402，以使得接針412上之輸出係輸入A 124a與B 124b之邏輯「及」(AB)。相比而言，當I/O輸入406之邏輯狀態係「1」時，處理器核心102寫入至一或多個暫存器以致使可組態之邏輯單元胞104實施一「或」功能404，以使得接針412上之輸出係輸入A 124a與B 124b之邏輯「或」(A+B)。如可瞭解，一旦功能被設定，可組態之邏輯單元胞104即實施經組態功能，而不管處理器核心102之功能如何。
有利地，本發明之實施例之可組態之邏輯單元胞104允許動態組態及對軟體之直接存取，從而允許軟體在系統正運行時重新組態個別閘及反相器。亦即，本發明之實施例之可組態之邏輯單元胞允許在不需要一微處理器介面之情形下對內部組態及信號路徑之即時軟體存取。
舉例而言，如圖5A中所展示，用於實施兩個功能 ((A＊B)+C)'與((A＊B)'+C)'之一微處理器介面之一靜態組態需要兩個版本502、504，其包含「及」閘506、510、「反或」閘508、514及反相器512。
相比而言，圖5B中展示用於實施該等功能之一例示性可組態之邏輯單元胞104。可組態之邏輯單元胞104包含「及」閘552、「互斥或」閘554及「反或」閘556。輸入A及B係提供至「及」閘552，而輸入C係提供至「反或」閘556。「及」閘552之輸出係提供至「互斥或」閘554，而「互斥或」閘554將其輸出提供至「反或」閘556之輸入。另外，一直接軟體(SW)輸入558(例如，來自一控制暫存器)係提供至「互斥或」閘554之輸入。以此方式，使用單一電路實施電路502、504之兩個功能且還允許直接軟體控制。
圖6A至圖6D中展示用於一特定四輸入可組態之邏輯單元胞之例示性組合選項。更特定而言，在某些實施例中，一LxMODE<2：0>組態暫存器314(圖3)定義該單元胞之邏輯模式。當LxMODE=000時，可組態之邏輯單元胞實施一「及-或」功能。當LxMODE=001時，該單元胞實施一「或-互斥或」功能。當LxMODE=010時，該單元胞實施一「及」；當LxMODE=011時，該單元胞係一RS鎖存器。
對應地，可組態之邏輯單元胞104可併入有複數個狀態邏輯功能。參照圖7A至圖7D展示此等功能。該等狀態功能包含具有非同步設定(S)及重設(R)之D正反器(圖7A)及JK正反器(圖7B)兩者。輸入通道1(LCOUT1)提供一上升沿 時脈。若需要一下降沿，則可在通道邏輯(未展示)中反相通道1(LCOUT1)。輸入通道2(LCOUT2)及有時通道4(LCOUT4)將資料提供至暫存器或鎖存器輸入。
當LCMODE=100時，該單元胞實施具有S及R之一單輸入D正反器。當LCMODE=101時，該單元胞實施具有R之一雙輸入D正反器。當LCMODE=110時，該單元胞實施具有R之一JK正反器。當LCMODE=111時，該單元胞實施具有S及R之一單輸入透通鎖存器(輸出Q在LE係低時遵循D且在LE係高時保持狀態)。
圖8圖解說明根據本發明之實施例之一JK正反器之一實例性操作。特定而言，展示包含具有輸入806、輸出802及時脈804之一JK正反器800之一時脈閘控實例。輸出802係一閘控FCLK/2。
可根據圖7B組態JK正反器，其中時脈為LCOUT1、J輸入為LCOUT2且K輸入(反相)為LCOUT4。如可看出，輸出802始終包含整數個循環。應注意，可實施其他邏輯及狀態功能。因此，該等圖僅係例示性的。
如上所述，在某些實施例中，每一可組態之邏輯單元胞104具有可自八個可用信號之一群集選擇之四個輸入以及一個輸出，但可能有其他數目個信號及輸入。然而，在某些實施例中，積體電路封裝僅包含四個輸入-輸出接針。亦即，積體電路封裝包含用於輸出之一個接針及用於輸入之三個接針。此藉由實例之方式展示於圖9中，積體電路900包含接針RA0、RA1、RA2、RA3、Vss及Vdd。舉例而 言，RA0至RA2可係輸入，且RA3可係輸出。至可組態之邏輯單元胞104之其他輸入來自內部資料匯流排上之其他周邊裝置。在其中積體電路包含一個以上周邊邏輯單元胞之某些實施例中，輸入可來自其他周邊邏輯單元胞，如下文將更詳細地論述。應注意，可採用不同封裝組態。此外，可組態之邏輯單元胞可具有比具體展示的更多或更少之輸入及輸出。因此，該等圖僅係例示性的。
在包含一個以上周邊邏輯單元胞104之實施方案中，可期望軟體能夠實質上同時讀取多個單元胞輸出。
因此，根據本發明之實施例，可提供一經結合輸出暫存器。此展示於圖10中，其圖解說明三個可組態之邏輯單元1002a、1002b、1002c。應注意，可提供多於或少於三個。因此，該等圖僅係例示性的。
每一可組態之邏輯單元1002a、1002b、1002c分別包含一可組態之邏輯單元胞104a、104b、104c。每一者進一步分別包含一輸出CLCOUTA、CLCOUTB、CLCOUTC。在其中僅採用一個可組態之邏輯單元胞之實施方案中，該輸出係分別提供至一相關聯輸出暫存器1004a、1004b、1004c。
然而，當一個以上可組態之邏輯單元胞在使用中時，輸出係另外提供至可組態之邏輯單元例項外部之共同暫存器1006。亦即，輸出暫存器1006含有個別輸出暫存器1004之內容之鏡像複本。
暫存器1006經組態以使得同時對可組態之邏輯單元胞之 輸出全部進行取樣。藉由在邏輯單元中之每一者之例項外部提供經結合輸出暫存器1006，可實質上同時讀取其經結合輸出。
另外，藉由提供具有除外部接針以外之輸入之多個可組態之邏輯單元胞，可級聯該等單元胞以創建複雜結合。此藉由實例之方式展示於圖11中。
特定而言，圖11中展示包含複數個可組態之邏輯單元1102a、1102b、1102c、1102d之一系統1100，每一可組態之邏輯單元分別包含一對應可組態之邏輯單元胞104a、104b、104c、104d。如所展示，可組態之邏輯單元胞104a將其輸出提供至可組態之邏輯單元胞104b及104c，而可組態之邏輯單元胞104b將輸出提供至一外部接針1106以及提供至可組態之邏輯單元胞104c及可組態之邏輯單元胞104d之輸入。另外，可組態之邏輯單元胞104d將其輸出提供至一輸出線，例如至另一周邊裝置或至處理器核心。
如圖可見，可組態之邏輯單元胞104a、104b、104c、104d中之每一者具有四個輸入且可接收來自輸入接針1104a、1104b、1104c，來自其他可組態之邏輯單元胞，或來自其他單晶片及周邊裝置之輸入信號。
應注意，雖然在一特定組態中展示了四個周邊邏輯單元胞，但實務上數目及組態可變化。因此，該等圖僅係例示性的。
如上所述，可組態之邏輯單元胞104可接收來自I/O接針或其他周邊裝置輸出之輸入，且將輸出提供至I/O接針、 周邊裝置、一處理器核心中斷、I/O埠控制功能，及甚至其他可組態之邏輯單元胞。
有利地，可組態之邏輯單元胞104可用以使用一邏輯功能、鎖存器或正反器結合複數個可用中斷源，且產生至微處理器之單一中斷。舉例而言，當一外部信號係處於一邏輯「0」時可阻斷一計時器中斷，且當該信號係處於一邏輯「1」時允許該計時器中斷。
圖12中展示使用一窗口比較器1204之一實例。如已知，一窗口比較器比較一輸入信號與一低參考電壓及一高參考電壓。若電壓高於高參考，則該窗口比較器將產生致使產生一中斷1206的比較器1204a之一輸出，且若電壓低於低參考，則該窗口比較器將產生致使產生一中斷1208的比較器1204b之一輸出。
一經適合組態之可組態之邏輯單元胞1214可結合該等中斷以使得僅產生一個中斷請求1216。如上所述，可組態之邏可使用多種功能中之軟體來組態可組態之邏輯單元胞1214以允許對多達四個信號之「及」、「或」及「互斥或」運算，包含允許狀態記憶體及順序機之基於暫存器之邏輯(正反器及鎖存器)。在所圖解說明之實例中，來自(例如)一控制暫存器1218之軟體臨限值啟用控制位元係作為輸入提供至可組態之邏輯單元胞1214。
一般而言，可組態之邏輯單元胞1214可藉由軟體組態及視需要重新組態或與其他類似可組態之邏輯單元胞結合以增加可用輸入之數目。在某些實施例中，可組態之邏輯單 元胞1214可使用各種邏輯功能及其他特徵結合二至四個輸入信號以形成至微處理器之單一中斷。
此外，如上所述，可期望控制輸出接針上之變動率/驅動強度。變動率係輸出電壓隨時間之改變之速率。如已知，輸出驅動強度判定所得信號之變動率(一低驅動強度轉譯成一高變動率，且反之亦然)。通常，此等係藉由個別裝置或暫存器控制位元個別地起作用來控制。然而，根據本發明之可組態之邏輯之某些實施例藉由結合來自複數個源(諸如PWM或軟體)之輸入指派一可組態之邏輯單元胞以控制變動率(亦即，使其較快或較慢)。
圖13中更特定地對此進行圖解說明。如所展示，一可組態之邏輯單元胞1304將一輸出提供至接針/驅動器1302。代替一控制暫存器，可指派另一可組態之邏輯單元胞1306以控制接針性質，諸如驅動強度、三態操作、上拉、輸入臨限值或其他性質。
因此，可組態之邏輯單元胞可藉由以類似於上文所論述之方式之一方式實施一邏輯功能、鎖存器或正反器結合若干個信號，來提供可控制接針1302之操作及因而驅動強度以及其他性質之一信號。在某些實施例中，提供一功能集合以允許對多達四個信號之「及」、「或」及「互斥或」運算以及允許狀態記憶體及順序機之基於暫存器之邏輯(正反器及鎖存器)。
如上所述，可組態之邏輯單元胞可藉由軟體組態及視需要重新組態或與其他類似邏輯裝置結合以增加可用輸入之 數目。因此，如所展示，根據某些實施例之一可組態之邏輯單元胞可結合二至四個輸入信號(例如，來自一PWM及軟體)以形成可用以控制一微處理器I/O接針之驅動強度(變動率)及/或三態操作之單一信號。
雖然已圖解說明用於行動計算裝置之特定實施方案及硬體/軟體組態，但應注意可能有其他實施方案及硬體組態且不需要特定實施方案或硬體/軟體組態。因此，實施本文中所揭示之方法之行動計算裝置可能不需要所圖解說明之所有組件。
如本文中所使用，無論在上文說明書中還是下文申請專利範圍中，術語「包括」、「包含」、「攜載」、「具有」、「含有」、「涉及」及諸如此類應理解為係開端型，亦即，意指包含但不限於。僅過渡性片語「由…組成」及「基本上由…組成」應分別視為排他性過渡性片語，如在美國專利局專利審查程序手冊中關於申請專利範圍所陳述。
在申請專利範圍中對序數術語(諸如「第一」、「第二」、「第三」等)之任何使用來修飾一請求項元素本身非暗示一個請求項元素相對於另一請求項元素之任何優先級、優先順序或次序或者執行一方法之動作之臨時次序。而是，除非另有具體說明，否則此等序數術語僅用作區分具有某一名稱之一個請求項元素與具有同一名稱(除使用序數術語以外)之另一元素之標記。
100‧‧‧處理器/微控制器
102‧‧‧處理器核心
103‧‧‧記憶體裝置單晶片
104‧‧‧可組態之邏輯單元胞/周邊邏輯單元胞/可組態之邏輯核心
104a‧‧‧可組態之邏輯單元胞
104b‧‧‧可組態之邏輯單元胞
104c‧‧‧可組態之邏輯單元胞
104d‧‧‧可組態之邏輯單元胞
106‧‧‧匯流排
108‧‧‧類比周邊裝置
110‧‧‧數位周邊裝置
112‧‧‧埠驅動器
114‧‧‧輸入控制件
116‧‧‧輸入及/或輸出
118‧‧‧輸入及/或輸出/外部接針
120‧‧‧輸入及/或輸出
122‧‧‧輸入及/或輸出
124‧‧‧輸入及/或輸出/外部接針/輸入接針
124a‧‧‧輸入A/輸入
124b‧‧‧輸入B/輸入
202‧‧‧周邊裝置
202a‧‧‧計時器
202b‧‧‧資料記憶體
202c‧‧‧比較器
203‧‧‧程式化快閃記憶體
204‧‧‧資料線/匯流排
205‧‧‧程式化位址線/匯流排
206‧‧‧資料位址線/匯流排
207‧‧‧程式化資料線/匯流排
208‧‧‧輸入/輸入clc_in/信號
302‧‧‧選擇器
304‧‧‧通道輸入
308‧‧‧「及」閘
312‧‧‧輸出
314‧‧‧控制輸入LCMODE<2：0>/LxMode暫存器/LxMODE<2：0>組態暫存器
315‧‧‧控制暫存器
316‧‧‧LCEN輸入/LCEN
402‧‧‧「及」功能
404‧‧‧「或」功能
406‧‧‧輸入/輸出接針
412‧‧‧接針
502‧‧‧電路
504‧‧‧電路
506‧‧‧「及」閘
508‧‧‧「反或」閘
510‧‧‧「及」閘
512‧‧‧反相器
514‧‧‧「反或」閘
552‧‧‧「及」閘
554‧‧‧「互斥或」閘
556‧‧‧「反或」閘
558‧‧‧直接軟體(SW)輸入
800‧‧‧JK正反器
802‧‧‧輸出
804‧‧‧時脈
806‧‧‧輸入
900‧‧‧積體電路
1002a‧‧‧可組態之邏輯單元
1002b‧‧‧可組態之邏輯單元
1002c‧‧‧可組態之邏輯單元
1004a‧‧‧輸出暫存器
1004b‧‧‧輸出暫存器
1004c‧‧‧輸出暫存器
1006‧‧‧輸出暫存器
1102a‧‧‧可組態之邏輯單元
1102b‧‧‧可組態之邏輯單元
1102c‧‧‧可組態之邏輯單元
1102d‧‧‧可組態之邏輯單元
1104a‧‧‧輸入接針
1104b‧‧‧輸入接針
1104c‧‧‧輸入接針
1106‧‧‧外部接針
1204‧‧‧窗口比較器
1204a‧‧‧比較器
1204b‧‧‧比較器
1206‧‧‧中斷
1208‧‧‧中斷
1214‧‧‧可組態之邏輯單元胞
1216‧‧‧中斷請求
1218‧‧‧控制暫存器
1302‧‧‧接針
1304‧‧‧可組態之邏輯單元胞
1306‧‧‧可組態之邏輯單元胞
A‧‧‧輸入
B‧‧‧輸入
CLCxOUT‧‧‧輸出
J‧‧‧輸入
K‧‧‧輸入
LCOUT1‧‧‧通道輸入
LCOUT2‧‧‧通道輸入
LCOUT3‧‧‧通道輸入
LCOUT4‧‧‧通道輸入
LxDATA‧‧‧輸出
LxOUT1‧‧‧通道輸入
LxOUT2‧‧‧通道輸入
LxOUT3‧‧‧通道輸入
LxOUT4‧‧‧通道輸入
Q‧‧‧輸出
R‧‧‧重設
RA0‧‧‧接針
RA1‧‧‧接針
RA2‧‧‧接針
RA3‧‧‧接針
S‧‧‧非同步設定
VDD‧‧‧接針
VSS‧‧‧接針
圖1圖解說明包含一可組態之邏輯單元胞之一例示性積 體電路。
圖2圖解說明包含一可組態之邏輯單元胞之一積體電路中之一例示性資料及位址線。
圖3圖解說明包含一可組態之邏輯單元胞之一例示性模組。
圖4A及圖4B圖解說明一可組態之邏輯單元胞之軟體控制及組態。
圖5A及圖5B圖解說明用單一軟體控制之功能替換兩個經靜態組態功能之一可組態之邏輯單元胞之例示性邏輯功能。
圖6A至圖6D圖解說明一例示性可組態之邏輯單元胞之邏輯功能組合選項。
圖7A至圖7D圖解說明一例示性可組態之邏輯單元胞之邏輯功能狀態選項。
圖8圖解說明用一例示性可組態之邏輯單元胞實施之一例示性JK正反器應用及時序。
圖9係一例示性積體電路接針組態之一圖式。
圖10圖解說明複數個可組態之邏輯單元胞之例示性輸出暫存器使用。
圖11圖解說明可組態之邏輯單元胞之例示性級聯。
圖12圖解說明使用一可組態之邏輯單元胞以結合中斷請求。
圖13圖解說明使用可組態之邏輯單元胞以控制埠性質。
102‧‧‧處理器核心
103‧‧‧記憶體裝置單晶片
104‧‧‧可組態之邏輯單元胞/周邊邏輯單元胞/可組態之邏輯核心
106‧‧‧匯流排
108‧‧‧類比周邊裝置
110‧‧‧數位周邊裝置
112‧‧‧埠驅動器
114‧‧‧輸入控制件
116‧‧‧輸入及/或輸出
118‧‧‧輸入及/或輸出/外部接針
120‧‧‧輸入及/或輸出
122‧‧‧輸入及/或輸出
124‧‧‧輸入及/或輸出/外部接針/輸入接針

Claims (33)

  1. 一種處理器，其包括：一RISC CPU核心；複數個周邊裝置，其產生複數個數位輸出信號；一可組態之邏輯單元胞周邊裝置；其中該可組態之邏輯單元胞周邊裝置包括經組態以自複數個輸入信號選擇一組輸入信號之一信號選擇器及可經組態以執行一可程式化邏輯功能之至少一可組態之邏輯單元胞，其中該複數個輸入信號包括該等數位輸出信號之至少一些，其中該可程式化邏輯功能將該組輸入信號結合成為一數位輸出信號，且其中該可組態之邏輯單元胞係由該RISC CPU核心經由一單一組態暫存器所組態。
  2. 如請求項1之處理器，其中該可組態之邏輯單元胞可經組態以經由該單一組態暫存器中之三個位元提供八種不同邏輯功能之其中一者。
  3. 如請求項1之處理器，其中該複數個輸入包括I/O埠、振盪器輸出、系統時脈或周邊裝置輸出，且該單一輸出包括一I/O埠、一周邊裝置輸入或一系統時脈。
  4. 如請求項1之處理器，其中該單一輸出控制一輸出埠處之驅動強度。
  5. 如請求項1之處理器，其中該單一輸出控制一輸出埠處之變動率。
  6. 如請求項1之處理器，該可組態之邏輯單元胞可程式化 以用作複數個預定邏輯功能中之一者。
  7. 如請求項1之處理器，其中該可組態之邏輯單元胞周邊裝置之進一步功能可經由進一步之一或多個組態暫存器而組態。
  8. 如請求項1之處理器，該單一組態暫存器係由非揮發性記憶體所提供。
  9. 如請求項8之處理器，其中該非揮發性記憶體經靜態地連接以用於組態。
  10. 如請求項7之處理器，其中一非揮發性記憶體經讀取且組態資料經傳送至該組態暫存器以用於組態該可組態之邏輯單元胞周邊裝置。
  11. 如請求項1之處理器，其中在初始組態之後，可經由軟體更新該可組態之邏輯單元胞周邊裝置之該組態。
  12. 一種處理器，其包括：一中央處理單元(CPU)核心；複數個周邊裝置，其經由一或多個匯流排耦合至該CPU核心，該複數個周邊裝置產生複數個數位輸出信號；至少一個可組態之邏輯單元胞周邊裝置；其中該可組態之邏輯單元胞周邊裝置包括經組態以自複數個輸入信號選擇一組輸入信號之一信號選擇器及可經組態以執行一可程式化邏輯功能之至少一可組態之邏輯單元胞，其中該複數個輸入包括該等數位輸出信號之至少一些，其中該可程式化邏輯功能將經選擇之該組 輸入信號結合成為一單一輸出信號，且其中該可組態之邏輯單元胞係由該CPU核心經由一單一組態暫存器所組態。
  13. 如請求項12之處理器，其中該可組態之邏輯單元胞可經組態以經由該單一組態暫存器中之三個位元提供八種不同邏輯功能之其中一者。
  14. 如請求項12之處理器，其中該複數個輸入包括I/O埠、振盪器輸出、系統時脈或周邊裝置輸出，且該單一輸出包括一中斷、一I/O埠、一周邊裝置輸入或一系統時脈。
  15. 如請求項12之處理器，其中該單一輸出控制一輸出埠處之驅動強度。
  16. 如請求項12之處理器，其中該單一輸出控制一輸出埠處之變動率。
  17. 如請求項12之處理器，該可組態之邏輯單元胞可程式化以用作複數個預定邏輯功能中之一者。
  18. 如請求項12之處理器，其中該可組態之邏輯單元胞周邊裝置之進一步功能可經由進一步之一或多個組態暫存器而組態。
  19. 如請求項12之處理器，該單一組態暫存器係由非揮發性記憶體所提供。
  20. 如請求項19之處理器，其中該非揮發性記憶體經靜態地連接以用於組態。
  21. 如請求項18之處理器，其中一非揮發性記憶體經讀取且組態資料經傳送至該等組態暫存器以用於組態該可組態 之邏輯單元胞周邊裝置。
  22. 如請求項12之處理器，其中在初始組態之後，可經由軟體更新該可組態之邏輯單元胞周邊裝置之該組態。
  23. 一種供在一微控制器中使用之方法，該方法包括：在一微控制器中提供一可組態之邏輯單元胞；藉由該微控制器之一中央處理單元在一單一組態暫存器中設定一或多個位元；使用該單一組態暫存器中之該一或多個位元來定義由該可組態之邏輯單元胞所實施之一邏輯功能，該邏輯功能係選自包括複數個組合及邏輯功能狀態之多個功能；其中該可組態之邏輯單元胞經組態以結合複數個輸入成為一單一輸出。
  24. 如請求項23之方法，其中該可組態之邏輯單元胞可經組態以經由該單一組態暫存器中之三個位元提供八種不同邏輯功能之其中一者。
  25. 如請求項23之方法，其中該複數個輸入包括I/O埠、振盪器輸出、系統時脈或周邊裝置輸出，且該單一輸出包括一I/O埠、一周邊裝置輸入或一系統時脈。
  26. 如請求項23之方法，其中該單一輸出控制一輸出埠處之驅動強度。
  27. 如請求項23之方法，其中該單一輸出控制一輸出埠處之變動率。
  28. 如請求項23之方法，其中該可組態之邏輯單元胞可程式化以用作複數個預定邏輯功能中之一者。
  29. 如請求項23之方法，其中該可組態之邏輯單元胞周邊裝置之進一步功能可經由進一步之一或多個組態暫存器而組態。
  30. 如請求項23之方法，其中該單一組態暫存器係由非揮發性記憶體組態所提供。
  31. 如請求項30之方法，其中靜態地連接該非揮發性記憶體以用於組態。
  32. 如請求項29之方法，其中一非揮發性記憶體經讀取且組態資料經傳送至該等組態暫存器以用於組態該可組態之邏輯單元胞周邊裝置。
  33. 如請求項23之方法，其中在初始組態之後，可經由軟體更新該可組態之邏輯單元胞周邊裝置之該組態。
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