CN103412990B - 一种多层次协同低功耗设计方法 - Google Patents
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Abstract
一种多个层次协同低功耗设计方法，它有五大步骤：步骤一：搭建SoC片上系统；步骤二：系统级低功耗设计；步骤三：寄存器传输级低功耗设计；步骤四：门级低功耗设计；步骤五：系统功能验证。本发明采用自顶向下的设计方法，将每个层次之间的功耗优化的成果叠加起来，将多个层次协同进行低功耗设计，更好的根据需求进行功耗的优化以及取舍；整个系统在降低功耗的同时可以保证功能的正常，具有更加显著的降低功耗的效果。
Description
技术领域
本发明涉及一种多层次协同低功耗设计方法，它是一种针对片上系统硬件电路降低系统动态功耗的方法，属于集成电路低功耗设计技术领域。本发明尤其可以被用于系统级，寄存器传输级和门级这些多层次的对片上系统进行低功耗设计，从而使系统动态功耗变得更低。
背景技术
近年来，随着嵌入式领域便携设备的大量涌现，加之能源不足和环境保护的现状，都使得处理器功耗的问题受到越来越多的关注，特别是在进入本世纪以来，低功耗已经成为了嵌入式处理器乃至每一种电子设备的重要指标。总体来说，处理器低功耗设计面临如下挑战：首先动态功耗和电压是平方关系，电压降低可以显著降低动态功耗，导致了供电电压在不断降低，但是由于电压的降低，会使漏电功耗急剧增加以及稳定性和性能的大幅下降。其次，随着多核技术的出现，虽然在很大程度上减小了功耗密度的加速度，但是总体功耗的增长还是一个无法忽视的问题。
功耗是处理器性能的一个最基本的电气性能指标，其中一个非常重要的原因是随着频率的升高，功耗的升高伴随着热特性的变化，热特性对处理器的材料和封装会产生严重的制约和影响；功耗的升高还会影响处理器的稳定性。而所有的功耗通常由两个部分构成，分别是静态功耗以及动态功耗。动态功耗是由于输入信号的变化所引起的，当然这些变化包括了充电过程及放电过程中产生的翻转功耗和由于产生了短路电流而引起的短路功耗；静态功耗则是指由于漏电电流引起的功耗。而芯片的时钟网络功耗则是动态功耗的一个重要的组成部分，低功耗的时钟网络作为功耗优化的重要目标，其功耗在实际运行程序的过程中通常占据芯片总功耗的40%以上。这是由于时钟密集的分布在芯片的每个IP模块中，每个时钟周期，时钟网络中的信号都会跳变。以上描述的时钟网络主要由两个部分组成，一部分时由始终缓冲器组成的时钟树本身，另一个部分则是时钟树节点所驱动的为数众多的触发器和寄存器。
本专利申请主要针对片上系统的动态功耗进行了多个层次的低功耗设计利用动态电源管理以及门控时钟的思想，使系统动态功耗大幅度降低。
发明内容
1、目的：
本发明的目的是提供一种多层次协同低功耗设计方法，它是在系统的系统级、寄存器传输级和门级这些层次，通过动态电源管理以及门控时钟的思想来充分降低系统的动态功耗。
2、技术方案：
图1为本发明涉及的方法流程图，主要分为两个部分：片上系统（SoC）的搭建和多个层次协同功耗优化。
在SoC片上系统的搭建的过程中，我们需要对所有模块进行测试，确保所有模块都可以正常的进行工作，并但对其进行整体调试，确保其与上位机的在线调试接口正常，功能正常，之后进行多个层次的协同低功耗设计，分别对系统级、寄存器传输级和门级这些层次进行低功耗设计来降低各个层次的功耗，并验证其功能的正常性，确保在进行低功耗设计的同时系统的功能以及时序不受到低功耗设计的影响。
见图1，本发明一种多层次协同低功耗设计方法，该方法具体步骤如下：
步骤一：搭建SoC片上系统
SoC片上系统由以下几个部分组成，分别是处理器（CPU）、SDRAM、通用I/O接口（GPIO接口）、同步JTAG模块、通用串口控制器（UART）、可编程中断控制器（PIC）、定时器以及电源管理模块这些部分组成，它们之间的位置连接关系是：处理器（CPU）通过系统总线与SDRAM、通用I/O接口（GPIO接口）、通用串口控制器（UART）、可编程中断控制器、定时器以及电源管理模块连接并进行数据交互，同步JTAG模块则通过调试接口与处理器（CPU）相连接。通过这些模块给实验搭建了应有的硬件设备，并可以通过同步JTAG模块以及通用串口控制器（UART）接口跟上位机进行通信，从而实现整个系统的在线调试，并对整个系统进行相关的功能测试，确保系统整体以及各个模块均可以正常工作。
步骤二：系统级低功耗设计
SoC片上系统的工作模型可以抽象为以下几个状态：包括空闲，请求，准备，运行以及结束。当SoC片上系统工作完毕后，系统工作模式将进入“空闲”的状态，并一直停留在这个状态，一直到系统有了新的请求，才会再一次进入一系列其他的状态.由此我们可以将SoC片上系统所处于的状态分为两类，分别是“空闲”状态以及“工作”状态。当SoC片上系统处于“空闲”状态时，判断总线对处理器（CPU）的请求是否有效，如果请求有效，那么就打开门控时钟，让时钟接入模块，使其正常工作；否则就关闭门控时钟，使系统节省功耗。
步骤三：寄存器传输级低功耗设计
根据步骤一、二所述，寄存器传输级的低功耗设计就变得十分重要，需要设计受到可编程中断控制器（PIC）控制的电源管理模块（powermanagement）、通过电源管理模块可以控制关闭或者开启系统时钟的门控时钟模块以及可以将系统与上位机连接并可以对系统进行在线调试的同步JTAG模块接口。系统通过同步JTAG模块链接上位机以及可编程中断控制器（PIC），通过写入滴答定时器的寄存器来设定，当处理器（CPU）处于空闲状态一定时间时，产生一个中断信号给可编程中断控制器（PIC）模块，然后会产生一个待机信号“doze”(待机)使电源管理模块进入doze模式，同时由电源管理模块将clockgating_cpu这个使能信号拉低，这样就关闭了处理器(CPU)的时钟信号，使SoC片上系统进入待机状态，此时系统对之前的任务进行压栈处理，以便唤醒时可以快速恢复“工作”状态。也可以直接由同步JTAG模块写可编程中断控制器（PIC）的寄存器，使可编程中断控制器（PIC）直接输出“sleep”(休眠)信号，控制电源管理模块，让它将控制门控时钟模块的两个使能信号同时拉低，这样就可以同时关闭处理器（CPU）以及滴答定时器（TickTimer）的时钟信号，使系统进入休眠状态以节省功耗。总线上接到进入“工作”状态的请求信号时，可编程中断控制器（PIC）模块输出中断信号，使电源管理模块输出一个“wakeup”的唤醒信号给电源管理模块，使其清空之前的“待机”或者“休眠”状态寄存器，将控制门控时钟模块的两个使能信号还原为高电平，打开处理器（CPU）以及滴答定时器（TickTimer）的时钟信号，使并将其之前进行压栈处理的信号还原，使处理器(CPU)快速唤醒，并进入“工作”状态。这样便完成了整个SoC片上系统在寄存器传输级的低功耗设计。其中门控时钟设计采用基于锁存器的门控时钟电路，此种电路结构电学特性相对稳定，且不容易产生毛刺信号，可以保留门控时钟信号完整的上升沿，很好的控制系统时钟。
步骤四：门级低功耗设计
针对整个系统寄存器在对寄存器传输级代码进行门级电路综合的过程中对全局进行时钟控制，通过EDA软件对门级网表中的全局触发器以及寄存器插入集成门控时钟单元（ICG），通过EDA工具可以对全局超过90%的寄存器或者触发器进行门控时钟设计，从而通过集成门控时钟单元（ICG）控制全局触发器以及寄存器的时钟信号，让全局触发器以及寄存器的时钟信号都可以在空闲状态下被关闭，避免全局触发器以及寄存器的时钟信号无效翻转，使系统的动态功耗普遍降低40%以上。由于集成门控时钟单元（ICG）已经作为EDA中的标准单元模块，所以不需要单独设计，只需要通过脚本对整个系统插入并加以利用即可。
步骤五：系统功能验证
通过静态时序仿真以及形式验证，对步骤四中生成的门级网表进行相关仿真验证，得到静态时序分析报告，并分析时序报告结果，确保其最长时许路径满足系统时序要求；通过形式验证对比寄存器传输级的硬件描述语言与EDA工具生成的门级网表之间的差异，要确保通过形式验证，使其寄存器传输级的硬件描述语言与门级网表的逻辑等效。通过以上验证之后，要对整个系统功能在FPGA中进行与上位机的联调，确保其功能正常，并且能够正确判定空闲和工作状态，产生门控使能信号，关闭或者开启系统时钟。如果不满足以上验证结果则需要回到步骤二，对系统重新进行低功耗设计的修改。
3.优点及功效：
本发明采用自顶向下的设计方法，将多个层次协同进行低功耗设计。本发明具备以下几个优点：
（1）通过自顶向下的设计方式进行低功耗设计，可以从一开始就了解系统的结构以及性能状态，更细的划分各个层次，并找到其中的关系，可以更好的根据需求进行功耗的优化以及取舍；
（2）通过多个层次的协同功耗优化，可以将每个层次之间的功耗优化的成果叠加起来，具有更加显著的降低功耗的效果；
（3）通过步骤一以及步骤五前后两次的验证测试可以确保系统在进行了多层次协同低功耗设计之后并没有带来会影响系统功能的因素，整个系统在降低功耗的同时可以保证功能的正常。
附图说明：
图1本发明涉及的方法流程图
图2本发明的设计对象片上系统的构成
图3本发明低功耗系统的工作机理
图4本发明系统的核心低功耗设计模型
图中符号代号说明如下：
SoC：片上系统
CPU：处理器
SDRAM：同步动态随机存储器
GPIO：通用输入输出
JTAG：联合测试工作组
UART：通用异步收发传输器
PIC：可编程中断控制器
EDA：电子设计自动化
ICG：集成门控时钟单元
FPGA：现场可编程逻辑门阵列
具体实施方式
本发明中核心部分如图4所示，该部分需要完成系统级、寄存器传输级和门级这些多层次的低功耗协同优化功能。整体结构主要包括四个部分，JTAG模块，可编程中断控制器（PIC）模块，电源管理模块（powermanagement）模块和门控时钟模块。其中门控时钟模块主要包括两个个子模块，分别是控制处理器（cpu）的门控时钟模块以及控制滴答计时器（TickTimer）的门控时钟模块。
在具体实施过程中，我们需要对所有模块进行测试，确保所有模块都可以正常的进行工作，并但对其进行整体调试，确保其与上位机的在线调试接口正常，功能正常，之后进行多个层次的协同低功耗设计，分别对系统级、寄存器传输级和门级这些层次进行低功耗设计来降低各个层次的功耗，并验证其功能的正常性，确保在进行低功耗设计的同时系统的功能以及时序不受到低功耗设计的影响。
见图1，本发明一种多层次协同低功耗设计方法，该方法具体步骤如下：
步骤一：搭建SoC片上系统
见图2，SoC片上系统由以下几个部分组成，分别是处理器（CPU），SDRAM，通用I/O接口（GPIO），同步JTAG模块，通用串口控制器（UART）、可编程中断控制器、定时器以及电源管理模块这些部分组成，它们之间的位置连接关系是：处理器（CPU）通过系统总线与SDRAM、通用I/O接口（GPIO接口）、通用串口控制器（UART）、可编程中断控制器、定时器以及电源管理模块连接并进行数据交互，同步JTAG模块则通过调试接口与处理器（CPU）相连接。通过这些模块给实验搭建了应有的硬件设备，并可以通过JTAG以及UART接口跟上位机进行通信，从而实现整个系统的在线调试，并对整个系统进行相关的功能测试，确保系统整体以及各个模块均可以正常工作。
步骤二：系统级低功耗设计
SoC片上系统的工作模型可以抽象为以下几个状态，包括空闲，请求，准备，运行以及结束。当SoC片上系统工作完毕后，系统工作模式将进入“空闲”的状态，并一直停留在这个状态，一直到系统有了新的请求，才会再一次进入一系列其他的状态，我们成其他的工作模式为“工作”的状态。由此我们可以将SoC片上系统所处于的状态分为两类，分别是“空闲”状态以及“工作”状态。当SoC片上系统处于“空闲”状态时，判断总线对处理器的请求是否有效，如果请求有效，那么就打开门控时钟，让时钟接入模块，使其正常工作；否则就关闭门控时钟，使系统节省功耗。图3为本发明低功耗系统的工作机理示意图。
步骤三：寄存器传输级低功耗设计
根据步骤一、二所述，寄存器传输级的低功耗设计就变得十分重要，需要设计受到可编程中断控制器（PIC）控制的电源管理模块（powermanagement）、通过电源管理模块可以控制关闭或者开启系统时钟的门控时钟模块以及可以将系统与上位机连接并可以对系统进行在线调试的同步JTAG模块接口。系统通过同步JTAG模块链接上位机以及可编程中断控制器（PIC），通过写入滴答定时器的寄存器来设定，当处理器（CPU）处于空闲状态一定时间时，产生一个中断信号给可编程中断控制器（PIC），然后会产生一个待机信号“doze”(待机)使电源管理模块进入doze模式，同时由电源管理模块将clockgating_cpu这个使能信号拉低，这样就关闭了处理器(CPU)的时钟信号，使SoC片上系统进入待机状态，此时系统对之前的任务进行压栈处理，以便唤醒时可以快速恢复“工作”状态。也可以直接由JTAG模块写PIC的寄存器，使PIC模块直接输出“sleep”(休眠)信号，控制电源管理模块，让他将控制门控时钟模块的两个使能信号同时拉低，这样就可以同时关闭处理器（CPU）以及滴答定时器（TickTimer）这两个模块的时钟信号，使系统进入休眠状态以节省功耗。总线上接到进入“工作”状态的请求信号时，可编程中断控制器（PIC）模块输出中断信号，使电源管理模块输出一个“wakeup”的唤醒信号给电源管理模块，使其清空之前的“待机”或者“休眠”状态寄存器，将控制门控时钟模块的两个使能信号还原为高电平，打开处理器（CPU）以及滴答定时器（TickTimer）这两个模块的时钟信号，使并将其之前进行压栈处理的信号还原，使处理器快速唤醒，并进入“工作”状态。这样便完成了整个SoC片上系统在寄存器传输级的低功耗设计。其中门控时钟设计采用基于锁存器的门控时钟电路，此种电路结构电学特性相对稳定，且不容易产生毛刺信号，可以保留门控时钟信号完整的上升沿，很好的控制系统时钟。
步骤四：门级低功耗设计
针对整个系统寄存器在对寄存器传输级代码进行门级电路综合的过程中对全局进行时钟控制，通过EDA软件对门级网表中的全局触发器以及寄存器插入集成门控时钟单元（ICG），通过EDA工具可以对全局超过90%的寄存器或者触发器进行门控时钟设计，从而通过集成门控时钟单元（ICG）控制全局触发器以及寄存器的时钟信号，让全局触发器以及寄存器的时钟信号都可以在空闲状态下被关闭，避免全局触发器以及寄存器的时钟信号无效翻转，使系统的动态功耗普遍降低40%以上。由于集成门控时钟单元（ICG）已经作为EDA中的标准单元模块，所以不需要单独设计，只需要通过脚本对整个系统插入并加以利用即可。
步骤五：系统功能验证
通过静态时序仿真以及形式验证，对步骤四中生成的门级网表进行相关仿真验证，得到静态时序分析报告，并分析时序报告结果，确保其最长时许路径满足系统时序要求；通过形式验证对比寄存器传输级的硬件描述语言与EDA工具生成的门级网表之间的差异，要确保通过形式验证，使其寄存器传输级的硬件描述语言与门级网表的逻辑等效。通过以上验证之后，要对整个系统功能在FPGA中进行与上位机的联调，确保其功能正常，并且能够正确判定空闲和工作状态，产生门控使能信号，关闭或者开启系统时钟。如果不满足以上验证结果则需要回到步骤二，对系统重新进行低功耗设计的修改。
Claims (1)
1.一种多层次协同低功耗设计方法，其特征在于：该方法具体步骤如下：
步骤一：搭建SoC片上系统
SoC片上系统由处理器CPU、SDRAM、通用I/O接口即GPIO接口、同步JTAG模块、通用串口控制器UART、可编程中断控制器PIC、定时器以及电源管理模块这些部分组成，处理器CPU通过系统总线与SDRAM、通用IO/接口即GPIO接口、通用串口控制器UART、可编程中断控制器PIC、定时器以及电源管理模块连接并进行数据交互，同步JTAG模块则通过调试接口与处理器CPU相连接；通过这些模块给实验搭建了应有的硬件设备，并通过同步JTAG模块以及通用串口控制器UART接口跟上位机进行通信，从而实现整个系统的在线调试，并对整个系统进行相关的功能测试，确保系统整体以及各个模块正常工作；
步骤二：系统级低功耗设计
SoC片上系统的工作模型抽象为以下几个状态：包括空闲，请求，准备，运行以及结束；当SoC片上系统工作完毕后，系统工作模式将进入“空闲”的状态，并一直停留在这个状态，一直到系统有了新的请求，才会再一次进入一系列其他的状态；由此将SoC片上系统所处于的状态分为两类，分别是“空闲”状态以及“工作”状态；当SoC片上系统处于“空闲”状态时，判断总线对处理器CPU的请求是否有效，如果请求有效，那么就打开门控时钟，让时钟接入模块，使其正常工作；否则就关闭门控时钟，使系统节省功耗；
步骤三：寄存器传输级低功耗设计
根据步骤一、二所述，寄存器传输级的低功耗设计十分重要，需要设计受可编程中断控制器PIC控制的电源管理模块、通过电源管理模块控制关闭或者开启系统时钟的门控时钟模块以及将系统与上位机连接并对系统进行在线调试的JTAG接口；系统通过同步JTAG模块链接上位机以及可编程中断控制器PIC，通过写入滴答定时器的寄存器来设定，当处理器CPU处于空闲状态一定时间时，产生一个中断信号给可编程中断控制器PIC，然后会产生一个待机信号“doze”，使电源管理模块进入doze模式，同时由电源管理模块将clockgating_cpu这个使能信号拉低，这样就关闭了处理器CPU的时钟信号，使SoC片上系统进入待机状态，此时系统对之前的任务进行压栈处理，以便唤醒时快速恢复“工作”状态；也直接由同步JTAG模块写可编程中断控制器PIC的寄存器，使可编程中断控制器PIC直接输出“sleep”休眠信号，控制电源管理模块，让它将控制门控时钟模块的两个使能信号同时拉低，这样就同时关闭处理器CPU以及滴答定时器的时钟信号，使系统进入休眠状态以节省功耗；总线上接到进入“工作”状态的请求信号时，可编程中断控制器PIC输出中断信号，使电源管理模块输出一个“wakeup”的唤醒信号给电源管理模块，使其清空之前的“待机”或者“休眠”状态寄存器，将控制门控时钟模块的两个使能信号还原为高电平，打开处理器CPU以及滴答定时器的时钟信号，并将其之前进行压栈处理的信号还原，使处理器CPU快速唤醒，并进入“工作”状态，这样便完成了整个SoC片上系统在寄存器传输级的低功耗设计；其中门控时钟设计采用基于锁存器的门控时钟电路，此种电路结构电学特性相对稳定，且不容易产生毛刺信号，保留门控时钟信号完整的上升沿，很好的控制系统时钟；
步骤四：门级低功耗设计
针对整个系统寄存器在对寄存器传输级代码进行门级电路综合的过程中对全局进行时钟控制，通过EDA软件对门级网表中的全局触发器以及寄存器插入集成门控时钟单元ICG，通过EDA工具对全局超过90％的寄存器或者触发器进行门控时钟设计，从而通过集成门控时钟单元ICG控制全局触发器以及寄存器的时钟信号，让全局触发器以及寄存器的时钟信号都在空闲状态下被关闭，避免全局触发器以及寄存器的时钟信号无效翻转，使系统的动态功耗普遍降低40％以上；由于集成门控时钟单元ICG已经作为EDA中的标准单元模块，所以不需要单独设计，只需要通过脚本对整个系统插入并加以利用即可；
步骤五：系统功能验证
通过静态时序仿真以及形式验证，对步骤四中生成的门级网表进行相关仿真验证，得到静态时序分析报告，并分析时序报告结果，确保其最长时许路径满足系统时序要求；通过形式验证对比寄存器传输级的硬件描述语言与EDA工具生成的门级网表之间的差异，要确保通过形式验证，使其寄存器传输级的硬件描述语言与门级网表的逻辑等效；通过以上验证之后，要对整个系统功能在FPGA中进行与上位机的联调，确保其功能正常，并且能够正确判定空闲和工作状态，产生门控使能信号，关闭或者开启系统时钟；如果不满足以上验证结果则需要回到步骤二，对系统重新进行低功耗设计的修改。
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |