CN112131811B

CN112131811B - 一种fpga的时序参数提取方法

Info

Publication number: CN112131811B
Application number: CN202011023806.4A
Authority: CN
Inventors: 虞健; 刘佩; 董志丹; 惠锋; 周洋洋; 季振凯
Original assignee: CETC 58 Research Institute; Wuxi Zhongwei Yixin Co Ltd
Current assignee: CETC 58 Research Institute; Wuxi Zhongwei Yixin Co Ltd
Priority date: 2020-09-25
Filing date: 2020-09-25
Publication date: 2022-05-31
Anticipated expiration: 2040-09-25
Also published as: CN112131811A

Abstract

本发明公开了一种FPGA的时序参数提取方法，涉及FPGA技术领域，该方法根据硬件架构抽象建立得到软件时序模型，根据软件时序模型提取对应的仿真时序参数，对预定路径进行实测分析提取对应的实测时序参数并修正相应的仿真参数，然后根据所有预定路径的实测时序参数及对应的仿真时序参数修正所有其他路径的仿真时序参数，该方法采用仿真和实测结合的方法，同时结合数据拟合的手段，可以得到较为精确的顺序参数，提取的软件时序参数误差在有限范围内，可以保证时序分析的有效性，并且在芯片最恶劣条件下可以满足芯片时序分析的需求，从而可以保证了时序分析的可靠性。在实际工程领域具有一定的可行性。

Description

一种FPGA的时序参数提取方法

技术领域

本发明涉及FPGA技术领域，尤其是一种FPGA的时序参数提取方法。

背景技术

在FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)应用开发领域，静态时序分析通过分析用户设计的建立保持时间来指导用户进行FPGA应用开发。在FPGA配套软件方面，静态时序分析通过分析计算电路中每条时序路径的延时指导布局布线进行时序优化，为FPGA应用开发提供有效的技术保障。因此静态时序分析是FPGA应用开发中非常重要的功能，能验证用户设计在时序上的正确性。

在静态时序分析工具中，算法引擎影响时序分析的效率，时序参数影响最终时序分析的正确性，FPGA每一个型号芯片针对不同的设计结构和生产工艺，时序参数存在巨大差异，因此针对每一个型号芯片，软件都会有一套相对应的时序参数库，作为时序分析引擎的输入。在时序参数提取方面，FPGA不易进行完整时序提取，目前还没有很好的解决方案，因此常常会出现时序参数与实际芯片出入比较大的情况，影响后续静态时序分析的正确性。

发明内容

本发明人针对上述问题及技术需求，提出了一种FPGA的时序参数提取方法，本发明的技术方案如下：

一种FPGA的时序参数提取方法，该方法包括：

根据FPGA的硬件架构对FPGA内部的各条路径进行抽象建立得到软件时序模型；

根据软件时序模型对FPGA内部的路径进行时序仿真并提取对应的仿真时序参数，FPGA内部的路径包括预定路径和其他路径；

对FPGA内部的每条预定路径进行实测分析提取对应的实测时序参数；

根据每条预定路径的实测时序参数修正预定路径的仿真时序参数；

根据所有预定路径的实测时序参数及对应的仿真时序参数修正所有其他路径的仿真时序参数，得到FPGA的芯片时序参数。

其进一步的技术方案为，根据所有预定路径的实测时序参数及对应的仿真时序参数修正所有其他路径的仿真时序参数，包括：

以可编程模块为单元对FPGA内部的其他路径的仿真时序参数进行修正，对于FPGA内部的每个可编程模块，根据可编程模块内部的所有预定路径的实测时序参数及对应的仿真时序参数修正可编程模块内部的所有其他路径的仿真时序参数。

其进一步的技术方案为，根据可编程模块内部的所有预定路径的实测时序参数及对应的仿真时序参数修正可编程模块内部的所有其他路径的仿真时序参数，包括：

根据可编程模块内部的所有预定路径的实测时序参数及对应的仿真时序参数拟合得到实测时序参数与仿真时序参数之间的修正比例系数；

按照修正比例系数对可编程模块内部的所有其他路径的仿真时序参数进行修正。

其进一步的技术方案为，每条路径对应的仿真时序参数包括路径在至少两种不同的环境参数下仿真得到的最大仿真延时值和最小仿真延时值确定的范围，则对FPGA内部的每条预定路径进行实测分析提取对应的实测时序参数，包括：

在至少两种不同的环境参数下分别对预定路径进行实测分析并提取对应的延时值确定预定路径的实测时序参数，实测时序参数包括预定路径在至少两种不同的环境参数下实测得到的最大实测延时值和最小实测延时值确定的范围，至少两种不同的环境参数的温度和/或电压条件不同。

其进一步的技术方案为，根据每条预定路径的实测时序参数修正预定路径的仿真时序参数，包括对于每条预定路径：

根据预定路径的最大实测延时值修正预定路径的最大仿真延时值，修正后的取值为在最大实测延时值的基础上增大预设余量的取值；

根据预定路径的最小实测延时值修正预定路径的最小仿真延时值，修正后的取值为在最小实测延时值的基础上增大预设余量的取值。

其进一步的技术方案为，对预定路径进行实测分析并提取对应的延时值，包括对于每条预定路径：

将预定路径按照相同的连接方式分别进行多级串联形成两个测试用例，两个测试用例中包含的预定路径的串联级数不同；

使用相同的波形信号分别对两个测试用例进行实测分析得到对应的延时数据，并根据两个测试用例的延时数据计算得到预定路径的延时值。

其进一步的技术方案为，根据两个测试用例的延时数据计算得到预定路径的延时值，包括：

按照

计算得到预定路径的延时值，delay_m是第一测试用例的延时数据，m是第一测试用例包含的预定路径的串联级数，delay_n是第二测试用例的延时数据，n第二测试用例包含的预定路径的串联级数，m>n。

其进一步的技术方案为，FPGA内部包括至少一条预定路径穿过至少一个绕线开关盒、包括至少一条其他路径穿过至少一个绕线开关盒。

其进一步的技术方案为，FPGA的硬件架构中每一类绕线分别包含在至少一条预定路径中，FPGA的硬件架构中每一类绕线分别包含在至少一条其他路径中。

其进一步的技术方案为，FPGA内部包括至少一条预定路径包括一个带至少两个负载的绕线，FPGA内部包括至少一条其他路径包括一个带至少两个负载的绕线。

其进一步的技术方案为，FPGA内部包括至少一条预定路径通往FPGA内部的预定模块、包括至少一条其他路径通往FPGA内部的预定模块，FPGA内部的预定模块包括IO、DSP、BRAM、PCIE、EMAC和GTP中的至少一种。

其进一步的技术方案为，FPGA内部包括至少一条预定路径包含FPGA内部时钟树的至少一部分，FPGA内部包括至少一条其他路径包含FPGA内部时钟树的至少一部分。

本发明的有益技术效果是：

本申请公开了一种FPGA的时序参数提取方法，该方法采用仿真和实测结合的方法，对部分预定路径进行实测，根据实测值修正仿真值，同时通过数据拟合的方法修正其余路径的仿真值，从而可以得到较为精确的顺序参数，提取的软件时序参数误差在有限范围内，可以保证时序分析的有效性，并且在芯片最恶劣条件下可以满足芯片时序分析的需求，从而可以保证了时序分析的可靠性。在实际工程领域具有一定的可行性。

附图说明

图1是本申请的时序参数提取方法的方法流程图。

图2是一个实例的软件时序模型抽象示意图。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。

本申请公开了一种FPGA的时序参数提取方法，该方法包括如下步骤，请参考图1所示的流程图：

步骤S1，根据FPGA的硬件架构对FPGA内部的各条路径进行抽象建立得到软件时序模型。软件时序模型根据硬件设计模型来建立得到，软件时序模型中的参数主要包括各条路径的输入端口信息、输出端口信息以及输入端口至输出端口的延时信息。以FPGA内部的DICE模块中的一条CIN端口至COUT端口的路径为例，其抽象的示意图如图2所示，对应的软件时序模型可以表示为：

tarc.set-name TCINCOUT combinational{(t_min,t_max)}{CIN}{COUT}-switch_cfg{COUTUSET＝0}

其中，(t_min,t_max)表示从CIN端口至COUT端口的延时信息，最小延时值为t_min，最大延时值为t_max。

由于FPGA内部实际是包括多个可编程模块的，因此本申请可以分模块对各个模块分别进行建模。

步骤S2，根据软件时序模型对FPGA内部的路径进行时序仿真并提取对应的仿真时序参数。本申请提取的时序参数由硬件仿真首先提供基础版本的数据，根据步骤S1构建的软件时序模型结合配置属性，电路设计通过后仿真方式提取路径的仿真时序参数，配置属性至少包括路径配置参数以及输入输出负载，环境参数用于指示仿真环境，路径配置参数用于配置导通需要仿真的路径比如打通路径上的开关，输入输出负载用于配置负载。

提取仿真时序参数的过程为：根据软件时序模型构建相应路径的设计用例，然后通过cadence virtuoso工具建立电路仿真环境，接上电路相应的输入输出负载，导出相应的网表文件，根据路径配置参数打通需要仿真的路径的开关，进行时序仿真，最后通过wave_view工具测量该路径的输入输出波形差确定该路径的延时值。

在本申请中，配置属性还包括仿真环境的环境参数，且本申请至少在两种不同的环境参数下对同一路径进行仿真得到相应的延时值，至少两种不同的环境参数的温度和/或电压条件不同。由此可以得到每条路径在各种不同环境参数下仿真得到的延时值，选取其中的最大仿真延时值和最小仿真延时值确定的范围即得到该路径的仿真时序参数，比如得到仿真时序参数为(160ps,210ps)，表示该路径最大仿真延时值为210ps，最小仿真延时值为160ps。

在本申请中，FPGA内部的路径包括预定路径和其他路径，则仿真得到预定路径的仿真时序参数以及其他路径的仿真时序参数，预定路径通常是预先配置的一些常用重要的路径。如步骤S1所示，本申请通常是针对FPGA内部的多个可编程模块分别处理，则FPGA内部的预定路径和其他路径的划分可以是针对全局的，也可以针对每个可编程模块的，相应的预定路径即为其所在的可编程模块中的预先配置的一些常用重要的路径。

无论如何划分，本申请中的预定路径和其他路径均满足如下几个条件中的至少一个：

(1)至少一条预定路径穿过至少一个绕线开关盒、包括至少一条其他路径穿过至少一个绕线开关盒。

(2)FPGA的硬件架构中会包括多类不同的绕线，则每一类绕线分别包含在至少一条预定路径中，每一类绕线分别包含在至少一条其他路径中。

(3)至少一条预定路径包括一个带至少两个负载的绕线，至少一条其他路径包括一个带至少两个负载的绕线。

(4)至少一条预定路径通往FPGA内部的预定模块，至少一条其他路径通往FPGA内部的预定模块。其中，预定模块包括IO、DSP、BRAM、PCIE、EMAC和GTP中的至少一种。

(5)至少一条预定路径包含FPGA内部时钟树的至少一部分，至少一条其他路径包含FPGA内部时钟树的至少一部分。

步骤S3，仿真得到的数据是在理想状态下的测量值，由于芯片生产工艺等因素，实际芯片门延时和线延时会有一定的差异，因此需要对仿真时序参数进行修正。本申请的做法是，对FPGA内部的每条预定路径进行实测，根据预定路径的实测值进行修正，因此首先，对FPGA内部的每条预定路径进行实测分析提取对应的实测时序参数。

但芯片内部模块的路径延时值非常小，一般为皮秒级，由于测量仪器精度原因很难在开发板上直接实测且实测误差会非常大，因此本申请不直接实测预定路径的延时值，而是将预定路径按照相同的连接方式分别进行多级串联形成两个测试用例，包括第一测试用例和第二测试用例，两个测试用例中包含的预定路径的串联级数不同，然后使用相同的波形信号分别对两个测试用例进行实测分析得到对应的延时数据，并根据两个测试用例的延时数据计算得到预定路径的延时值。具体的，按照

计算得到预定路径的延时值，delay_m是第一测试用例的延时数据，m是第一测试用例包含的预定路径的串联级数，delay_n是第二测试用例的延时数据，n第二测试用例包含的预定路径的串联级数，m>n。本申请采用预定路径多级串联的方式进行实测，可以减少测量误差，而且可以去除输入连接线及IO的差异，保证延时数据的准确性。

比如在一个实例中，针对图2所示的路径，首先构建第一测试用例carry_537和第二测试用例carry_337，carry_537中包含537个打通预定路径的DICE模块，carry_337中包含337个打通预定路径的DICE模块，每个测试用例根据布线资源使用相同的路径将DICE进行串联，保证两个测试连接方式相同，然后对两个测试用例分别外加低频100KHz波形信号，根据示波器测量信号经过上述逻辑后的波形位移差来确定指定路径的延时，测得carry_537的延时数据为144.82ns，carry_337的延时数据为106ns，则按照

计算得到每个预定路径的延时值为194ps。

另外，仿真时在多种不同的环境参数下分别仿真，同样的在对每条预定路径进行实测时，也在至少两种不同的环境参数下分别对预定路径进行实测分析并提取对应的延时值，由此，选取其中的最大实测延时值和最小实测延时值确定的范围即得到该预定路径的实测时序参数。

步骤S4，根据每条预定路径的实测时序参数修正预定路径的仿真时序参数，具体的，根据预定路径的最大实测延时值修正预定路径的最大仿真延时值，根据预定路径的最小实测延时值修正预定路径的最小仿真延时值。本申请采用的修正策略是：在利用最大实测延时值修正最大仿真延时值时，修正后的取值为在最大实测延时值的基础上增大预设余量的取值；在利用最小实测延时值修正最小仿真延时值时，修正后的取值为在最小实测延时值的基础上增大预设余量的取值，预设余量为预先配置的百分比值，比如预设余量为20％。

步骤S5，根据所有预定路径的实测时序参数及对应的仿真时序参数修正所有其他路径的仿真时序参数，得到FPGA的芯片时序参数。由于整个FPGA内部路径数量巨大，所以实际测试不可能做到全覆盖，因此本申请的做法是实测一部分路径也即预定路径，然后根据所有预定路径的实测时序参数及对应的仿真时序参数拟合得到实测时序参数与仿真时序参数之间的修正比例系数，然后将该修正比例系数应用到其他路径中，也即按照得到的修正比例系数对其他路径的仿真时序参数进行修正。

进一步的，通常是对FPGA内部的不同可编程模块分别处理，则该步骤实现为：根据每个可编程模块内部的所有预定路径的实测时序参数及对应的仿真时序参数拟合得到该可编程模块对应的实测时序参数与仿真时序参数之间的修正比例系数，按照修正比例系数对该可编程模块内部的所有其他路径的仿真时序参数进行修正。比如通常实测值比仿真值大，假设拟合得到实测时序参数与仿真时序参数之间的修正比例系数也即比值为140％，则通过将其他路径的仿真时序参数*140％进行修正。

为了说明书本申请公开的方法提取得到的时序参数的准确性，本申请通过如下对比性测试实验进行比较，如上所述，时序分析软件的效率由时序分析算法引擎确定，而分析的准确性由时序参数确定，因此在测试修正的时序参数是否准确时，我们通过分析路径延时值来反应相应延时参数的准确性，测试流程相同，均为：采用确定性布线方式分别在两块芯片上进行对比性测试，分别利用每块芯片对确定性布线测试用例进行确定路径实测延时，然后对测试用例进行静态时序分析，得出软件分析延时，然后分析软件时序分析结果与实测数据的误差。

在做时序分析时，时序分析软件的效率由时序分析算法引擎确定，而分析的准确性由时序参数确定，时序参数最终决定某一条确定路径时序分析报告报多少。一般时序分析的结果都会略悲观于实测值，但是不能悲观过头，需要在一定的误差范围内。如一个个设计明明可以运行到100MHz的运行频率，过于悲观的时序分析结果认为只能运行到20MHz，这个结果可以确保设计没有时序问题，可靠性可以，但是会大大影响用户怎么去设计方案，不具备指导用户设计的作用，缺乏有效性。一般时序分析原则是在芯片最恶劣条件下，时序分析结果略悲观于最恶劣条件下的实测值。最终在对比性测试试验时，申请人构造了23个不同延时路径的测试用例，如表1表2所示，其中测试用例序号1到12为DICE模块的主要路径测试用例，序号13到17为DSP模块主要路径测试用例，序号20到21为IOB模块主要路径测试用例，序号22到23为BUFG模块主要路径测试用例。常规方法的芯片测试结果如表1所示，芯片实测延时与软件报告的平均误差：高温条件下为27.13％，常温条件下为32.54％，低温条件下为34.45％。本申请提供的方法的芯片测试结果如表2所示，芯片实测与软件报告的平均误差：高温条件下为23.64％，常温条件下为27.82％，低温条件下为24.72％。由此可以看出采用本申请方法提取的时序参数与芯片实测误差小于现有技术产生的误差，并且可以满足最恶劣条件下，保证时序分析的可靠性。

表1

表2

以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims

1.一种FPGA的时序参数提取方法，其特征在于，所述方法包括：

根据FPGA的硬件架构对所述FPGA内部的各条路径进行抽象建立得到软件时序模型；

根据所述软件时序模型对所述FPGA内部的路径进行时序仿真并提取对应的仿真时序参数，所述FPGA内部的路径包括预定路径和其他路径；

对所述FPGA内部的每条所述预定路径进行实测分析提取对应的实测时序参数；

根据每条所述预定路径的实测时序参数修正所述预定路径的仿真时序参数；

根据所有预定路径的实测时序参数及对应的仿真时序参数修正所有其他路径的仿真时序参数，得到所述FPGA的芯片时序参数。

2.根据权利要求1所述的方法，其特征在于，所述根据所有预定路径的实测时序参数及对应的仿真时序参数修正所有其他路径的仿真时序参数，包括：

以可编程模块为单元对所述FPGA内部的其他路径的仿真时序参数进行修正，对于所述FPGA内部的每个可编程模块，根据所述可编程模块内部的所有预定路径的实测时序参数及对应的仿真时序参数修正所述可编程模块内部的所有其他路径的仿真时序参数。

3.根据权利要求2所述的方法，其特征在于，所述根据所述可编程模块内部的所有预定路径的实测时序参数及对应的仿真时序参数修正所述可编程模块内部的所有其他路径的仿真时序参数，包括：

根据所述可编程模块内部的所有预定路径的实测时序参数及对应的仿真时序参数拟合得到实测时序参数与仿真时序参数之间的修正比例系数；

按照所述修正比例系数对所述可编程模块内部的所有其他路径的仿真时序参数进行修正。

4.根据权利要求1所述的方法，其特征在于，每条所述路径对应的所述仿真时序参数包括所述路径在至少两种不同的环境参数下仿真得到的最大仿真延时值和最小仿真延时值确定的范围，则所述对所述FPGA内部的每条所述预定路径进行实测分析提取对应的实测时序参数，包括：

在至少两种不同的环境参数下分别对所述预定路径进行实测分析并提取对应的延时值确定所述预定路径的实测时序参数，所述实测时序参数包括所述预定路径在所述至少两种不同的环境参数下实测得到的最大实测延时值和最小实测延时值确定的范围，所述至少两种不同的环境参数的温度和/或电压条件不同。

5.根据权利要求4所述的方法，其特征在于，所述根据每条所述预定路径的实测时序参数修正所述预定路径的仿真时序参数，包括对于每条所述预定路径：

根据所述预定路径的最大实测延时值修正所述预定路径的最大仿真延时值，修正后的取值为在所述最大实测延时值的基础上增大预设余量的取值；

根据所述预定路径的最小实测延时值修正所述预定路径的最小仿真延时值，修正后的取值为在所述最小实测延时值的基础上增大预设余量的取值。

6.根据权利要求4所述的方法，其特征在于，所述对所述预定路径进行实测分析并提取对应的延时值，包括对于每条所述预定路径：

将所述预定路径按照相同的连接方式分别进行多级串联形成两个测试用例，所述两个测试用例中包含的所述预定路径的串联级数不同；

使用相同的波形信号分别对所述两个测试用例进行实测分析得到对应的延时数据，并根据所述两个测试用例的延时数据计算得到所述预定路径的延时值。

7.根据权利要求6所述的方法，其特征在于，所述根据所述两个测试用例的延时数据计算得到所述预定路径的延时值，包括：

按照

计算得到所述预定路径的延时值，delay_m是第一测试用例的延时数据，m是所述第一测试用例包含的所述预定路径的串联级数，delay_n是第二测试用例的延时数据，n所述第二测试用例包含的所述预定路径的串联级数，m>n。

8.根据权利要求1-7任一所述的方法，其特征在于，所述FPGA内部包括至少一条所述预定路径穿过至少一个绕线开关盒、包括至少一条所述其他路径穿过至少一个绕线开关盒。

9.根据权利要求1-7任一所述的方法，其特征在于，所述FPGA的硬件架构中每一类绕线分别包含在至少一条所述预定路径中，所述FPGA的硬件架构中每一类绕线分别包含在至少一条所述其他路径中。

10.根据权利要求1-7任一所述的方法，其特征在于，所述FPGA内部包括至少一条所述预定路径满足如下条件：所述预定路径包括一个绕线且所述绕线带至少两个负载，所述FPGA内部包括至少一条所述其他路径满足如下条件：所述其他路径包括一个绕线且所述绕线带至少两个负载。

11.根据权利要求1-7任一所述的方法，其特征在于，所述FPGA内部包括至少一条所述预定路径通往所述FPGA内部的预定模块、包括至少一条所述其他路径通往所述FPGA内部的预定模块，所述FPGA内部的预定模块包括IO、DSP、BRAM、PCIE、EMAC和GTP中的至少一种。

12.根据权利要求1-7任一所述的方法，其特征在于，所述FPGA内部包括至少一条所述预定路径满足如下条件：所述预定路径包含所述FPGA内部时钟树的至少一部分，所述FPGA内部包括至少一条所述其他路径满足如下条件：所述其他路径包含所述FPGA内部时钟树的至少一部分。