CN104331546A - 一种航天器用数字定制集成电路后端版图设计评估方法 - Google Patents
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Abstract
一种航天器用数字定制集成电路后端版图设计评估方法，其特征在于包括如下步骤：步骤1，需求分析；步骤2，方案制定；步骤3，评估实施；步骤3.1，版图设计评估；步骤3.2，物理验证评估；步骤3.3 时序分析评估；步骤3.4，形式验证评估；步骤3.5，功耗分析评估；步骤3.6，后仿真评估；步骤3.7，后端版图设计交付项评估；步骤3.8，评估结论；步骤4，信息管理和文件归档，按Q/W–Q-60-2013的规定对定制集成电路后端版图设计评估信息进行管理，应对定制集成电路后端版图设计评估过程的文件进行归档。
Description
技术领域
本发明电路版图设计评估方法技术领域，特别涉及一种航天器用数字定制集成电路后端版图设计评估方法。
背景技术
定制集成电路（application specific integrated circuit，ASIC）指根据使用单位的需求，专门研制，满足使用单位特定需求的半导体集成电路。定制集成电路研制的关键环节包括设计、流片和封装，设计由使用单位或使用单位与元器件专业生产单位一起，利用专用设计工具完成；流片与封装在元器件专业生产单位完成；定制集成电路包括单片、多片和混合集成电路，例如ASIC、SOC、SIP等。
后端版图设计（back-end layout design，BLD）是指完成物理版图设计和验证，把电路及连线转换成集成电路制造所需要的版图信息，最终输出供流片使用的版图GDSII文件。
后端版图设计评估前，定制集成电路应具备如下条件：定制集成电路应通过前端逻辑设计评估；定制集成电路设计单位应完成后端版图设计，并依据Q/W 1409开展了相关的设计验证。
定制集成电路需经过后端版图设计评估，合格后方可进行后续流片工作。因此，为了能够有效评估后端版图设计，需要建立一套相应评估体系对其各项指标进行评估。
发明内容
本发明要解决的技术问题是克服现有技术的不足，提供了一种航天器用数字定制集成电路后端版图设计评估方法。
为了实现上述目的，本发明的技术方案为：
一种航天器用数字定制集成电路后端版图设计评估方法，其特征在于包括如下步骤：
步骤1，需求分析，根据定制集成电路研制任务书，提出明确的后端版图设计评估需求，并形成书面文件；
步骤2，方案制定，根据后端版图设计评估需求分析，制定后端版图设计评估方案；
步骤3，评估实施，依据后端版图设计评估方案开展评估实施，包括以下工作：
步骤3.1，版图设计评估，评估芯片面积、IO管脚与研制任务书的符合性，以及版图设计的正确性和合理性；
输入文件包括：定制集成电路研制任务书、经验证的RTL代码或FPGA门级网表、前端逻辑设计后的门级网表、后端设计标准单元库、标准单元时序模型、IO布局约束文件、时序约束文件、GDSII文件、DEF文件、后端版图设计编译过的RTL代码、后端版图设计编译过的门级网表；
输出文件包括：版图设计评估结果。
步骤3.2， 物理验证评估，此阶段评估物理版图设计正确性和物理验证充分性；输入文件包括：定制集成电路研制任务书、前端逻辑设计后的门级网表、后端设计标准单元库、GDSII文件、DEF文件、后端版图设计编译过的门级网表、DRC设计规则文件、LVS设计规则文件、ERC设计规则文件；
输出文件包括：物理验证评估结果；
步骤3.3 时序分析评估，此阶段评估时钟频率、接口时序与研制任务书的符合性，以及是否满足流片厂SignOff标准；
输入文件包括：定制集成电路研制任务书、后端版图设计编译过的门级网表、后端设计标准单元库、标准单元时序模型、时序约束文件、时序分析脚本文件、GDSII文件、DEF文件、流片厂工艺SignOff标准；
输出文件包括：时序分析评估结果；
步骤3.4，形式验证评估，此阶段评估后端版图设计后门级网表与前端逻辑设计后门级网表的功能一致性；
输入文件包括：定制集成电路研制任务书、后端版图设计编译过的门级网表、前端逻辑设计后的门级网表、后端设计标准单元库；
输出文件包括：形式验证评估结果；
步骤3.5，功耗分析评估，此阶段评估后端版图设计功耗能否满足研制任务书要求，以及电迁移和电压降设计是否合理；
输入文件包括：定制集成电路研制任务书、经验证的RTL代码或FPGA门级网表、前端逻辑设计后的门级网表、后端设计标准单元库、标准单元时序模型、时序约束文件、GDSII文件、DEF文件、后端版图设计编译过的RTL代码、后端版图设计编译过的门级网表、功耗分析脚本文件、功耗分析用例；
输出文件包括：功耗评估结果；
步骤3.6，后仿真评估，此阶段评估后端版图设计完成后电路时序和功能的正确性；
输入文件包括：定制集成电路研制任务书、后端版图设计编译过的门级网表、标准延时（SDF）文件、后端工艺库文件、后仿真验证平台、后仿真激励；
输出文件包括：后仿真评估结果；
步骤3.7，后端版图设计交付项评估，此阶段评估后端版图设计交付项目的齐整和完备性；
输入文件包括：设计类文件、验证类文件、报告类文件；
输出文件包括：后端版图设计交付项评估结果。
步骤3.8，评估结论，结论阶段主要完成以下工作：
步骤3.8.1，给出后端版图设计是否满足研制任务要求、后端版图设计是否合理、以及是否具备流片条件，形成后端版图设计评估结论；
步骤3.8.2，如在后端版图设计评估过程中存在问题项，填写定制集成电路后端版图设计评估问题报告单，并形成问题处理意见。
步骤4，信息管理和文件归档，按Q/W–Q-60-2013的规定对定制集成电路后端版图设计评估信息进行管理，应对定制集成电路后端版图设计评估过程的文件进行归档。
本发明的有益效果：本发明的的评估方法可以有效评估航天器用定制集成电路开展的后端版图，为航天器的集成电路设计提供可靠地数据依据。
附图说明
图1为本发明的定制集成电路后端版图设计评估流程图。
具体实施方式
下面结合附图与实施例对本发明作进一步的说明。
一种航天器用数字定制集成电路后端版图设计评估方法其特征在于包括如下步骤：
步骤1，，根据定制集成电路研制任务书，提出明确的后端版图设计评估需求，并形成书面文件。
其具体包括以下步骤：
步骤1.1，确定定制集成电路的包括逻辑功能、逻辑单元库、工艺尺寸在内的评估内容；
步骤1.2，确定定制集成电路的包括芯片面积、功能、测试管脚在内的评估内容；
步骤1.3，确定定制集成电路的物理版图验证评估内容；
步骤1.4，确定定制集成电路的时序要求，包括工作时钟频率、内部时钟最大工作频率、时钟信号电平、时钟信号占空比、时钟设计余量、关键时序路径、是否满足流片Sign Off标准在内的评估内容；
步骤1.5，确定定制集成电路的版图和电路图功能一致性评估内容；
步骤1.6，确定定制集成电路的包括功耗、电压降和电迁移在内的评估内容；
步骤1.7，确定定制集成电路的后仿真要求，包括电路时序和功能评估内容；
步骤1.8，确定后端版图设计交付项评估内容。
步骤2，方案制定，根据后端版图设计评估需求分析，制定后端版图设计评估方案。
其具体包括以下步骤：
步骤2.1，给出后端版图设计评估目的；
步骤2.2，确定后端版图设计评估的实施时间和单位；
步骤2.3，确定后端版图设计评估采用的软件环境和评估工具；
步骤2.4，制定后端版图设计评估流程；
步骤2.5，确定版图设计评估内容，分析面积和IO管脚要求、以及版图设计的合理性；
步骤2.6，确定时序分析评估内容，分析时序设计的正确性；
步骤2.7，确定形式验证评估内容，分析设计版图和电路图功能一致性；
步骤2.8，确定功耗分析评估内容，分析功耗指标正确性，以及电压降和电迁移设计是否合理；
步骤2.9，确定后仿真评估内容，分析电路时序和功能的正确性；
步骤2.10，确定设计交付项评估内容，分析交付项目的齐整和完备性。
步骤3，评估实施，依据后端版图设计评估方案开展评估实施，包括以下工作：
步骤3.1，版图设计评估，评估芯片面积、IO管脚与研制任务书的符合性，以及版图设计的正确性和合理性；
输入文件包括：定制集成电路研制任务书、经验证的RTL代码或FPGA门级网表、前端逻辑设计后的门级网表、后端设计标准单元库、标准单元时序模型、IO布局约束文件、时序约束文件、GDSII文件、DEF文件、后端版图设计编译过的RTL代码、后端版图设计编译过的门级网表；
输出文件包括：版图设计评估结果。
其具体包括以下步骤：
步骤3.1.1，确定版图设计评估采用的软件工具可满足设计要求，给出版图设计评估采用的包括工具名称、版本号在内的信息；
步骤3.1.2，确定标准单元库和IO单元库可满足研制任务要求，给出包括标准单元库和IO单元库的名称、尺寸、金属层、多晶层在内的信息；
步骤3.1.3，对芯片布局规划的合理性进行评估；
其具体包括以下步骤：
步骤3.1.3.1，评估宏模块摆放规则是否合理；
步骤3.1.3.2，标准单元预留的布线空间是否充足；
步骤3.1.3.3，布局的物理隔离情况，分析数字信号、模拟信号、时钟信号是否存在干扰；
步骤3.1.3.4，评估物理布局利用率，分析面积资源利用是否合理；
步骤3.1.3.5，芯片面积是否满足研制任务书要求；
步骤3.1.3.6，电路功能和测试引脚设计是否满足研制任务书要求；
步骤3.1.3.7，电源和地引脚设计是否版图电压降要求；
步骤3.1.3.8，PAD尺寸和间距是否满足高可靠性封装要求；
步骤3.1.3.9，评估电源布线覆盖面积，是否能够预防电迁移效应；
步骤3.1.3.10，评估电源网络和单元互连选用的金属层，是否能够预防天线效应；
步骤3.1.3.11，电源环宽度设计是否满足版图电压降要求。
步骤3.1.4，采用三种不同PVT条件的工艺角（Corner）和片上误差（OCV）对时钟树综合结果进行分析。评估各时钟域之间的建立时间和保持余量，以及时钟信号之间的延迟偏差是否满足流片厂SignOff标准和研制任务书的时序要求；
步骤3.1.5，分析时钟与信号的布线层、最大线长约束、布线宽度和间距等设置情况，确保时钟线和信号线布线规则的合理性；
步骤3.1.6，如在版图设计评估过程存在设计违例或与研制任务书不符合项，对该项结果进行分析和说明，给出评估结论。
步骤3.2， 物理验证评估，此阶段评估物理版图设计正确性和物理验证充分性；输入文件包括：定制集成电路研制任务书、前端逻辑设计后的门级网表、后端设计标准单元库、GDSII文件、DEF文件、后端版图设计编译过的门级网表、DRC设计规则文件、LVS设计规则文件、ERC设计规则文件；
输出文件包括：物理验证评估结果；
其具体包括以下步骤：
步骤3.2.1，确定物理验证评估采用的软件工具可满足设计要求，给出物理验证评估采用的包括工具名称、版本号在内的信息；
步骤3.2.2，评估设计规则检查(DRC)采用的规则文件和DRC检测结果；
步骤3.2.3，评估版图与原理图一致性检查(LVS)采用的规则文件和LVS检测结果；
步骤3.2.4，评估电学规则检查(ERC)采用的规则文件和ERC检测结果；
步骤3.2.5，评估天线效应检查采用的规则文件和天线效应检查检测结果；
步骤3.2.6，如在物理验证评估过程存在违例或警告项，对该项结果进行分析和说明，给出评估结论。
步骤3.3，时序分析评估，此阶段评估时钟频率、接口时序与研制任务书的符合性，以及是否满足流片厂SignOff标准；
输入文件包括：定制集成电路研制任务书、后端版图设计编译过的门级网表、后端设计标准单元库、标准单元时序模型、时序约束文件、时序分析脚本文件、GDSII文件、DEF文件、流片厂工艺SignOff标准；
输出文件包括：时序分析评估结果；
其具体包括以下步骤：
步骤3.3.1，确定时序分析评估采用的软件工具可满足设计要求，给出时序分析评估采用的包括工具名称、版本号在内的信息；
步骤3.3.2，给出采用的时序分析评估方法，说明设计中是否包含时序伪路径和多时钟周期，确保时序分析策略的正确性和合理性；
步骤3.3.3，在时序分析软件环境下，运行时序分析脚本文件和时序约束文件，执行时序分析命令，对正常工作模式、扫描模式和复位模式进行时序分析；
步骤3.3.4，在Best、Typical、Worst三种工艺条件下，对时序报告中的关键时序路径、接口时序、时钟域的建立时间和保持时间余量进行检查，对时序分析时的覆盖率进行分析；
步骤3.3.5，在考虑三种不同PVT条件的工艺角（Corner）和片上误差（OCV）条件下，评估建立时间和保持时间余量、最大扇出、最大转换时间、最大噪声是否符合流片厂的工艺SignOff标准；
步骤3.3.6，对版图设计的信号完整性进行检查，是否存在金属线间的噪声信号违规；
步骤3.3.7，如在时序分析评估过程存在与研制任务书不符合项，对该项结果进行分析和说明，给出评估结论。
步骤3.4，形式验证评估，此阶段评估后端版图设计后门级网表与前端逻辑设计后门级网表的功能一致性；
输入文件包括：定制集成电路研制任务书、后端版图设计编译过的门级网表、前端逻辑设计后的门级网表、后端设计标准单元库；
输出文件包括：形式验证评估结果；
其具体包括以下步骤：
步骤3.4.1，确定形式验证评估采用的软件工具可满足设计要求，给出形式验证评估采用的工具名称、版本号等信息；
步骤3.4.2，给出等价性检测点的数量、类型和比较结果，确保形式验证结果的正确性；
步骤3.4.3，如在形式验证评估过程存在不匹配点，对该项结果进行分析和说明，给出评估结论。
步骤3.5，功耗评估，此阶段评估后端版图设计功耗能否满足研制任务书要求，以及电迁移和电压降设计是否合理；
输入文件包括：定制集成电路研制任务书、经验证的RTL代码或FPGA门级网表、前端逻辑设计后的门级网表、后端设计标准单元库、标准单元时序模型、时序约束文件、GDSII文件、DEF文件、后端版图设计编译过的RTL代码、后端版图设计编译过的门级网表、功耗分析脚本文件、功耗分析用例；
输出文件包括：功耗评估结果；
其具体包括以下步骤：
步骤3.5.1，耗评估采用的软件工具可满足设计要求，给出功耗评估采用的工具名称、版本号等信息；
步骤3.5.2，出功耗评估采用的方法和用例描述，确保功耗分析结果的正确性和合理性；
步骤3.5.3，迁移特性，判断是否存在电流密度过大、金属线宽过小导致的电迁移效应；
步骤3.5.4，同工艺角条件下芯片的电压降，掌握整个电源网络的供电情况，判断供电网络是否合理，保证芯片功能不会因为供电问题产生影响；
步骤3.5.5，耗分析评估过程存在与研制任务书不符合项，对功耗评估结果进行分析和说明，给出评估结论。
步骤3.6，后仿真评估，此阶段评估后端版图设计完成后电路时序和功能的正确性；
输入文件包括：定制集成电路研制任务书、后端版图设计编译过的门级网表、标准延时（SDF）文件、后端工艺库文件、后仿真验证平台、后仿真激励；
输出文件包括：后仿真评估结果；
其具体包括以下步骤：
步骤3.6.1，确定后仿真评估采用的软件工具可满足设计要求，给出后仿真评估采用的工具名称、版本号等信息；
步骤3.6.2，对后仿真采用的策略进行分析，确保后仿真策略的合理性和正确性；
步骤3.6.3，分析后仿真的功能验证点和仿真激励描述，评估后仿真功能覆盖性；
步骤3.6.4，检查后仿真的仿真验证结果和功能覆盖率；
步骤3.6.5，如在后仿真评估过程存在功能和时序错误项、或未验证的功能项，对该项结果进行分析和说明，给出评估结论。
步骤3.7，后端版图设计交付项评估，此阶段评估后端版图设计交付项目的齐整和完备性；
输入文件包括：设计类文件、验证类文件、报告类文件；
输出文件包括：后端版图设计交付项评估结果。
其具体包括以下步骤：
步骤3.7.1，对交付项目中的包括GDSII文件、DEF文件、端口定义说明、SDF文件在内的设计文件进行检查，确保设计类文件的齐整和完备性；
步骤3.7.2，对交付项目中包括时序分析报告、DRC报告、LVS报告、ERC报告、形式验证报告、功耗分析报告、后仿真验证报告在内的验证文件进行检查，确保验证类文件的齐整和完备性；
步骤3.7.3，对交付项目中的设计报告进行检查，确保设计报告类文件的齐整和完备性；
步骤3.7.4，给出项目是否齐整和完备的结论；
步骤3.8，评估结论，结论阶段主要完成以下工作：
步骤3.8.1，给出后端版图设计是否满足研制任务要求、后端版图设计是否合理、以及是否具备流片条件，形成后端版图设计评估结论；
步骤3.8.2，如在后端版图设计评估过程中存在问题项，填写定制集成电路后端版图设计评估问题报告单，并形成问题处理意见。
步骤4，信息管理和文件归档，按Q/W–Q-60-2013的规定对定制集成电路后端版图设计评估信息进行管理，。
以上所述实施方式仅表达了本发明的一种实施方式，但并不能因此而理解为对本发明范围的限制。应当指出，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。
Claims (10)
1.一种航天器用数字定制集成电路后端版图设计评估方法，其特征在于包括如下步骤：
步骤1，需求分析，根据定制集成电路研制任务书，提出后端版图设计评估需求，并形成书面文件；
步骤2，方案制定，根据后端版图设计评估需求分析，制定后端版图设计评估方案；
步骤3，评估实施，依据后端版图设计评估方案开展评估实施，包括以下工作：
步骤3.1，版图设计评估，评估芯片面积、IO管脚定义与研制任务书的符合性，以及版图设计的正确性和合理性；
输入文件包括：定制集成电路研制任务书、经验证的RTL（Register TransferLevel）代码或FPGA门级网表、前端逻辑设计后的门级网表、后端设计标准单元库、标准单元时序模型、IO布局约束文件、时序约束文件、GDSII（Graphic Database System II）文件、DEF（Design Exchange Format）文件、后端版图设计编译过的RTL代码、后端版图设计编译过的门级网表；
输出文件包括：版图设计评估结果；
步骤3.2， 物理验证评估，此阶段评估物理版图设计正确性和物理验证充分性；输入文件包括：定制集成电路研制任务书、前端逻辑设计后的门级网表、后端设计标准单元库、GDSII文件、DEF文件、后端版图设计编译过的门级网表、DRC(Design Rule Check)设计规则文件、LVS（Layout Versus Schematics）设计规则文件、ERC(Electrical Rule Check)设计规则文件；
输出文件包括：物理验证评估结果；
步骤3.3 时序分析评估，此阶段评估时钟频率、接口时序与研制任务书的符合性，以及是否满足流片厂SignOff标准；
输入文件包括：定制集成电路研制任务书、后端版图设计编译过的门级网表、后端设计标准单元库、标准单元时序模型、时序约束文件、时序分析脚本文件、GDSII文件、DEF文件、流片厂工艺SignOff标准；
输出文件包括：时序分析评估结果；
步骤3.4，形式验证评估，此阶段评估后端版图设计后门级网表与前端逻辑设计后门级网表的功能一致性；
输入文件包括：定制集成电路研制任务书、后端版图设计编译过的门级网表、前端逻辑设计后的门级网表、后端设计标准单元库；
输出文件包括：形式验证评估结果；
步骤3.5，功耗分析评估，此阶段评估后端版图设计功耗能否满足研制任务书要求，以及电迁移和电压降设计是否合理；
输入文件包括：定制集成电路研制任务书、经验证的RTL代码或FPGA门级网表、前端逻辑设计后的门级网表、后端设计标准单元库、标准单元时序模型、时序约束文件、GDSII文件、DEF文件、后端版图设计编译过的RTL代码、后端版图设计编译过的门级网表、功耗分析脚本文件、功耗分析用例；
输出文件包括：功耗评估结果；
步骤3.6，后仿真评估，此阶段评估后端版图设计完成后电路时序和功能的正确性；
输入文件包括：定制集成电路研制任务书、后端版图设计编译过的门级网表、标准延时（SDF）文件、后端工艺库文件、后仿真验证平台、后仿真激励；
输出文件包括：后仿真评估结果；
步骤3.7，后端版图设计交付项评估，此阶段评估后端版图设计交付项目的齐整和完备性；
输入文件包括：设计类文件、验证类文件、报告类文件；
输出文件包括：后端版图设计交付项评估结果；
步骤3.8，评估结论，结论阶段主要完成以下工作：
步骤3.8.1，给出后端版图设计是否满足研制任务要求、后端版图设计是否合理、以及是否具备流片条件，形成后端版图设计评估结论；
步骤3.8.2，如在后端版图设计评估过程中存在问题项，填写定制集成电路后端版图设计评估问题报告单，并形成问题处理意见；
步骤4，信息管理和文件归档，按Q/W–Q-60-2013的规定对定制集成电路后端版图设计评估信息进行管理，应对定制集成电路后端版图设计评估过程的文件进行归档。
2.根据权利要求1所述的一种航天器用数字定制集成电路后端版图设计评估方法，其特征在于所述步骤1具体包括以下步骤：
步骤1.1，确定定制集成电路的包括逻辑功能、逻辑单元库、工艺尺寸在内的评估内容；
步骤1.2，确定定制集成电路的包括芯片面积、功能、测试管脚在内的评估内容；
步骤1.3，确定定制集成电路的物理版图验证评估内容；
步骤1.4，确定定制集成电路的时序要求，包括工作时钟频率、内部时钟最大工作频率、时钟信号电平、时钟信号占空比、时钟设计余量、关键时序路径、是否满足流片Sign Off标准在内的评估内容；
步骤1.5，确定定制集成电路的版图和电路图功能一致性评估内容；
步骤1.6，确定定制集成电路的包括功耗、电压降和电迁移在内的评估内容；
步骤1.7，确定定制集成电路的后仿真要求，包括电路时序和功能评估内容；
步骤1.8，确定后端版图设计交付项评估内容。
3.根据权利要求1所述的一种航天器用数字定制集成电路后端版图设计评估方法，其特征在于所述步骤2具体包括以下步骤：
步骤2.1，给出后端版图设计评估目的；
步骤2.2，确定后端版图设计评估的实施时间和单位；
步骤2.3，确定后端版图设计评估采用的软件环境和评估工具；
步骤2.4，制定后端版图设计评估流程；
步骤2.5，确定版图设计评估内容，分析面积和IO管脚要求、以及版图设计的合理性；
步骤2.6，确定时序分析评估内容，分析时序设计的正确性；
步骤2.7，确定形式验证评估内容，分析设计版图和电路图功能一致性；
步骤2.8，确定功耗分析评估内容，分析功耗指标正确性，以及电压降和电迁移设计是否合理；
步骤2.9，确定后仿真评估内容，分析电路时序和功能的正确性；
步骤2.10，确定设计交付项评估内容，分析交付项目的齐整和完备性。
4.根据权利要求1所述的一种航天器用数字定制集成电路后端版图设计评估方法，其特征在于所述步骤3.1具体包括以下步骤：
步骤3.1.1，确定版图设计评估采用的软件工具可满足设计要求，给出版图设计评估采用的包括工具名称、版本号在内的信息；
步骤3.1.2，确定标准单元库和IO单元库可满足研制任务要求，给出包括标准单元库和IO单元库的名称、尺寸、金属层、多晶层在内的信息；
步骤3.1.3，对芯片布局规划的合理性进行评估；
步骤3.1.4，采用三种不同PVT条件的工艺角（Corner）和片上误差（OCV）对时钟树综合结果进行分析；
评估各时钟域之间的建立时间和保持余量，以及时钟信号之间的延迟偏差是否满足流片厂SignOff标准和研制任务书的时序要求；
步骤3.1.5，分析时钟与信号的布线层、最大线长约束、布线宽度和间距等设置情况，确保时钟线和信号线布线规则的合理性；
步骤3.1.6，如在版图设计评估过程存在设计违例或与研制任务书不符合项，对该项结果进行分析和说明，给出评估结论；
其中所述步骤3.1.3具体包括以下步骤：
步骤3.1.3.1，评估宏模块摆放规则是否合理；
步骤3.1.3.2，标准单元预留的布线空间是否充足；
步骤3.1.3.3，布局的物理隔离情况，分析数字信号、模拟信号、时钟信号是否存在干扰；
步骤3.1.3.4，评估物理布局利用率，分析面积资源利用是否合理；
步骤3.1.3.5，芯片面积是否满足研制任务书要求；
步骤3.1.3.6，电路功能和测试引脚设计是否满足研制任务书要求；
步骤3.1.3.7，电源和地引脚设计是否版图电压降要求；
步骤3.1.3.8，PAD尺寸和间距是否满足高可靠性封装要求；
步骤3.1.3.9，评估电源布线覆盖面积，是否能够预防电迁移效应；
步骤3.1.3.10，评估电源网络和单元互连选用的金属层，是否能够预防天线效应；
步骤3.1.3.11，电源环宽度设计是否满足版图电压降要求。
5.根据权利要求1所述的一种航天器用数字定制集成电路后端版图设计评估方法，其特征在于所述步骤3.2具体包括以下步骤：
步骤3.2.1，确定物理验证评估采用的软件工具可满足设计要求，给出物理验证评估采用的包括工具名称、版本号在内的信息；
步骤3.2.2，评估设计规则检查(DRC)采用的规则文件和DRC检测结果；
步骤3.2.3，评估版图与原理图一致性检查(LVS)采用的规则文件和LVS检测结果；
步骤3.2.4，评估电学规则检查(ERC)采用的规则文件和ERC检测结果；
步骤3.2.5，评估天线效应检查采用的规则文件和天线效应检查检测结果；
步骤3.2.6，如在物理验证评估过程存在违例或警告项，对该项结果进行分析和说明，给出评估结论。
6.根据权利要求1所述的一种航天器用数字定制集成电路后端版图设计评估方法，其特征在于所述步骤3.3具体包括以下步骤：
步骤3.3.1，确定时序分析评估采用的软件工具可满足设计要求，给出时序分析评估采用的包括工具名称、版本号在内的信息；
步骤3.3.2，给出采用的时序分析评估方法，说明设计中是否包含时序伪路径和多时钟周期，确保时序分析策略的正确性和合理性；
步骤3.3.3，在时序分析软件环境下，运行时序分析脚本文件和时序约束文件，执行时序分析命令，对正常工作模式、扫描模式和复位模式进行时序分析；
步骤3.3.4，在Best、Typical、Worst三种工艺条件下，对时序报告中的关键时序路径、接口时序、时钟域的建立时间和保持时间余量进行检查，对时序分析时的覆盖率进行分析；
步骤3.3.5，在考虑三种不同PVT条件的工艺角（Corner）和片上误差（OCV）条件下，评估建立时间和保持时间余量、最大扇出、最大转换时间、最大噪声是否符合流片厂的工艺SignOff标准；
步骤3.3.6，对版图设计的信号完整性进行检查，是否存在金属线间的噪声信号违规；
步骤3.3.7，如在时序分析评估过程存在与研制任务书不符合项，对该项结果进行分析和说明，给出评估结论。
7.根据权利要求1所述的一种航天器用数字定制集成电路后端版图设计评估方法，其特征在于所述步骤3.4具体包括以下步骤：
步骤3.4.1，确定形式验证评估采用的软件工具可满足设计要求，给出形式验证评估采用的工具名称、版本号等信息；
步骤3.4.2，给出等价性检测点的数量、类型和比较结果，确保形式验证结果的正确性；
步骤3.4.3，如在形式验证评估过程存在不匹配点，对该项结果进行分析和说明，给出评估结论。
8.根据权利要求1所述的一种航天器用数字定制集成电路后端版图设计评估方法，其特征在于所述步骤3.5具体包括以下步骤：
步骤3.5.1，耗评估采用的软件工具可满足设计要求，给出功耗评估采用的工具名称、版本号等信息；
步骤3.5.2，出功耗评估采用的方法和用例描述，确保功耗分析结果的正确性和合理性；
步骤3.5.3，迁移特性，判断是否存在电流密度过大、金属线宽过小导致的电迁移效应；
步骤3.5.4，同工艺角条件下芯片的电压降，掌握整个电源网络的供电情况，判断供电网络是否合理，保证芯片功能不会因为供电问题产生影响；
步骤3.5.5，耗分析评估过程存在与研制任务书不符合项，对功耗评估结果进行分析和说明，给出评估结论。
9.根据权利要求1所述的一种航天器用数字定制集成电路后端版图设计评估方法，其特征在于所述步骤3.6具体包括以下步骤：
步骤3.6.1，确定后仿真评估采用的软件工具可满足设计要求，给出后仿真评估采用的工具名称、版本号等信息；
步骤3.6.2，对后仿真采用的策略进行分析，确保后仿真策略的合理性和正确性；
步骤3.6.3，分析后仿真的功能验证点和仿真激励描述，评估后仿真功能覆盖性；
步骤3.6.4，检查后仿真的仿真验证结果和功能覆盖率；
步骤3.6.5，如在后仿真评估过程存在功能和时序错误项、或未验证的功能项，对该项结果进行分析和说明，给出评估结论。
10.根据权利要求1所述的一种航天器用数字定制集成电路后端版图设计评估方法，其特征在于所述步骤3.7和3.8具体包括以下步骤：
步骤3.7.1，对交付项目中的包括GDSII文件、DEF文件、端口定义说明、SDF文件在内的设计文件进行检查，确保设计类文件的齐整和完备性；
步骤3.7.2，对交付项目中包括时序分析报告、DRC报告、LVS报告、ERC报告、形式验证报告、功耗分析报告、后仿真验证报告在内的验证文件进行检查，确保验证类文件的齐整和完备性；
步骤3.7.3，对交付项目中的设计报告进行检查，确保设计报告类文件的齐整和完备性；
步骤3.7.4，给出项目是否齐整和完备的结论；
步骤3.8.1，给出后端版图设计是否满足研制任务要求、后端版图设计是否合理、以及是否具备流片条件，形成后端版图设计评估结论；
步骤3.8.2，如在后端版图设计评估过程中存在问题项，填写定制集成电路后端版图设计评估问题报告单，并形成问题处理意见。
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|---|---|
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Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105279345A (zh) * | 2015-11-19 | 2016-01-27 | 中国空间技术研究院 | 一种航天器用数字软ip核评测方法 |
| CN105574245A (zh) * | 2015-12-11 | 2016-05-11 | 中国航空工业集团公司西安航空计算技术研究所 | 高效率模拟电路版图设计流程方法 |
| CN107729692A (zh) * | 2017-11-13 | 2018-02-23 | 嘉兴倚韦电子科技有限公司 | 集成电路半定制后端设计自动物理验证方法 |
| CN107784185A (zh) * | 2017-11-17 | 2018-03-09 | 青岛海信电器股份有限公司 | 一种门级网表中伪路径的提取方法、装置及终端设备 |
| CN107784179A (zh) * | 2017-11-13 | 2018-03-09 | 嘉兴倚韦电子科技有限公司 | 集成电路半定制后端设计布线和优化方法 |
| CN107944186A (zh) * | 2017-12-13 | 2018-04-20 | 嘉兴倚韦电子科技有限公司 | 集成电路半定制后端设计高效布局规划方法 |
| CN107977312A (zh) * | 2017-11-21 | 2018-05-01 | 北京临近空间飞行器系统工程研究所 | 一种基于复杂接口时序的软件系统测试验证方法 |
| CN108052769A (zh) * | 2017-12-28 | 2018-05-18 | 天津芯海创科技有限公司 | 网表仿真验证方法和装置 |
| CN108959666A (zh) * | 2017-05-17 | 2018-12-07 | 中国科学院微电子研究所 | 集成电路设计方法及装置、芯片版图分解和着色方法及装置 |
| CN109543260A (zh) * | 2018-11-09 | 2019-03-29 | 珠海格力电器股份有限公司 | 一种记录芯片版本号的电路、方法及存储介质 |
| CN109711458A (zh) * | 2018-12-24 | 2019-05-03 | 深圳市毕美科技有限公司 | 一种图纸归类管理方法及装置 |
| CN109829230A (zh) * | 2019-01-29 | 2019-05-31 | 中科亿海微电子科技（苏州）有限公司 | Fpga ip核的设计方法 |
| CN110069795A (zh) * | 2018-01-23 | 2019-07-30 | 长芯半导体有限公司 | 快速定制芯片方法 |
| CN111177996A (zh) * | 2020-01-02 | 2020-05-19 | 天津飞腾信息技术有限公司 | 一种优化集成电路可制造性的特殊图形规避方法及装置 |
| CN112100952A (zh) * | 2020-09-14 | 2020-12-18 | 海光信息技术股份有限公司 | 一种集成电路后仿真方法、装置、电子设备及存储介质 |
| CN112131811A (zh) * | 2020-09-25 | 2020-12-25 | 无锡中微亿芯有限公司 | 一种fpga的时序参数提取方法 |
| CN112417796A (zh) * | 2020-11-19 | 2021-02-26 | 海光信息技术股份有限公司 | 兼容ip电路性能仿真的电压降分析方法、装置及电子设备 |
| CN113191112A (zh) * | 2021-03-25 | 2021-07-30 | 西安紫光国芯半导体有限公司 | 一种芯片的时钟树规划方法以及芯片 |
| CN113283201A (zh) * | 2021-06-17 | 2021-08-20 | 世芯电子（上海）有限公司 | 一种检查芯片供电网络设计缺陷的方法 |
| CN114492273A (zh) * | 2022-01-18 | 2022-05-13 | 中国人民解放军国防科技大学 | 一种基于位置约束的卫星载荷bram抗辐照设计方法 |
| CN116451643A (zh) * | 2023-06-12 | 2023-07-18 | 北京智芯仿真科技有限公司 | 一种用于集成电路供电网络诊断定位的方法和系统 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1521830A (zh) * | 2003-02-12 | 2004-08-18 | 上海芯华微电子有限公司 | 集成电路设计、验证与测试一体化的技术方法 |
| CN102866349A (zh) * | 2011-07-05 | 2013-01-09 | 中国科学院微电子研究所 | 集成电路测试方法 |
| CN103268375A (zh) * | 2013-05-08 | 2013-08-28 | 中国科学院微电子研究所 | 标准单元库版图设计规则检查验证方法 |
-
2014
- 2014-10-22 CN CN201410564718.3A patent/CN104331546B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1521830A (zh) * | 2003-02-12 | 2004-08-18 | 上海芯华微电子有限公司 | 集成电路设计、验证与测试一体化的技术方法 |
| CN102866349A (zh) * | 2011-07-05 | 2013-01-09 | 中国科学院微电子研究所 | 集成电路测试方法 |
| CN103268375A (zh) * | 2013-05-08 | 2013-08-28 | 中国科学院微电子研究所 | 标准单元库版图设计规则检查验证方法 |
Non-Patent Citations (5)
| Title |
|---|
| 吴斯敏: "MCU电源监控芯片的设计与实现", 《中国优秀硕士学位论文全文数据库.信息科技辑》 * |
| 彭欢: "一种快速低功耗功率开关的研究与设计", 《中国优秀硕士学位论文全文数据库.工程科技II辑》 * |
| 章凌宇: "PowerPC处理器IP核的物理设计与验证", 《中国优秀硕士学位论文全文数据库.信息科技辑》 * |
| 章华: "数字音频处理器芯片XD2309的后端设计与验证", 《中国优秀硕士学位论文全文数据库.信息科技辑》 * |
| 高腾飞: "异步串口通信模块硬IP核的设计与验证", 《中国优秀硕士学位论文全文数据库.信息科技辑》 * |
Cited By (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105279345A (zh) * | 2015-11-19 | 2016-01-27 | 中国空间技术研究院 | 一种航天器用数字软ip核评测方法 |
| CN105279345B (zh) * | 2015-11-19 | 2018-04-27 | 中国空间技术研究院 | 一种航天器用数字软ip核评测方法 |
| CN105574245A (zh) * | 2015-12-11 | 2016-05-11 | 中国航空工业集团公司西安航空计算技术研究所 | 高效率模拟电路版图设计流程方法 |
| CN108959666A (zh) * | 2017-05-17 | 2018-12-07 | 中国科学院微电子研究所 | 集成电路设计方法及装置、芯片版图分解和着色方法及装置 |
| CN107729692A (zh) * | 2017-11-13 | 2018-02-23 | 嘉兴倚韦电子科技有限公司 | 集成电路半定制后端设计自动物理验证方法 |
| CN107784179A (zh) * | 2017-11-13 | 2018-03-09 | 嘉兴倚韦电子科技有限公司 | 集成电路半定制后端设计布线和优化方法 |
| CN107729692B (zh) * | 2017-11-13 | 2021-07-20 | 嘉兴倚韦电子科技有限公司 | 集成电路半定制后端设计自动物理验证方法 |
| CN107784179B (zh) * | 2017-11-13 | 2022-01-04 | 嘉兴倚韦电子科技有限公司 | 集成电路半定制后端设计布线和优化方法 |
| CN107784185A (zh) * | 2017-11-17 | 2018-03-09 | 青岛海信电器股份有限公司 | 一种门级网表中伪路径的提取方法、装置及终端设备 |
| CN107977312A (zh) * | 2017-11-21 | 2018-05-01 | 北京临近空间飞行器系统工程研究所 | 一种基于复杂接口时序的软件系统测试验证方法 |
| CN107977312B (zh) * | 2017-11-21 | 2020-07-14 | 北京临近空间飞行器系统工程研究所 | 一种基于复杂接口时序的软件系统测试验证方法 |
| CN107944186A (zh) * | 2017-12-13 | 2018-04-20 | 嘉兴倚韦电子科技有限公司 | 集成电路半定制后端设计高效布局规划方法 |
| CN108052769A (zh) * | 2017-12-28 | 2018-05-18 | 天津芯海创科技有限公司 | 网表仿真验证方法和装置 |
| CN110069795A (zh) * | 2018-01-23 | 2019-07-30 | 长芯半导体有限公司 | 快速定制芯片方法 |
| CN109543260A (zh) * | 2018-11-09 | 2019-03-29 | 珠海格力电器股份有限公司 | 一种记录芯片版本号的电路、方法及存储介质 |
| CN109711458A (zh) * | 2018-12-24 | 2019-05-03 | 深圳市毕美科技有限公司 | 一种图纸归类管理方法及装置 |
| CN109829230A (zh) * | 2019-01-29 | 2019-05-31 | 中科亿海微电子科技（苏州）有限公司 | Fpga ip核的设计方法 |
| CN111177996A (zh) * | 2020-01-02 | 2020-05-19 | 天津飞腾信息技术有限公司 | 一种优化集成电路可制造性的特殊图形规避方法及装置 |
| CN111177996B (zh) * | 2020-01-02 | 2023-06-30 | 天津飞腾信息技术有限公司 | 一种优化集成电路可制造性的特殊图形规避方法及装置 |
| CN112100952B (zh) * | 2020-09-14 | 2021-06-22 | 海光信息技术股份有限公司 | 一种集成电路后仿真方法、装置、电子设备及存储介质 |
| CN112100952A (zh) * | 2020-09-14 | 2020-12-18 | 海光信息技术股份有限公司 | 一种集成电路后仿真方法、装置、电子设备及存储介质 |
| CN112131811B (zh) * | 2020-09-25 | 2022-05-31 | 无锡中微亿芯有限公司 | 一种fpga的时序参数提取方法 |
| CN112131811A (zh) * | 2020-09-25 | 2020-12-25 | 无锡中微亿芯有限公司 | 一种fpga的时序参数提取方法 |
| CN112417796A (zh) * | 2020-11-19 | 2021-02-26 | 海光信息技术股份有限公司 | 兼容ip电路性能仿真的电压降分析方法、装置及电子设备 |
| CN112417796B (zh) * | 2020-11-19 | 2023-03-21 | 海光信息技术股份有限公司 | 兼容ip电路性能仿真的电压降分析方法、装置及电子设备 |
| CN113191112A (zh) * | 2021-03-25 | 2021-07-30 | 西安紫光国芯半导体有限公司 | 一种芯片的时钟树规划方法以及芯片 |
| CN113283201A (zh) * | 2021-06-17 | 2021-08-20 | 世芯电子（上海）有限公司 | 一种检查芯片供电网络设计缺陷的方法 |
| CN114492273B (zh) * | 2022-01-18 | 2022-09-13 | 中国人民解放军国防科技大学 | 一种基于位置约束的卫星载荷bram抗辐照设计方法 |
| CN114492273A (zh) * | 2022-01-18 | 2022-05-13 | 中国人民解放军国防科技大学 | 一种基于位置约束的卫星载荷bram抗辐照设计方法 |
| CN116451643A (zh) * | 2023-06-12 | 2023-07-18 | 北京智芯仿真科技有限公司 | 一种用于集成电路供电网络诊断定位的方法和系统 |
| CN116451643B (zh) * | 2023-06-12 | 2023-08-25 | 北京智芯仿真科技有限公司 | 一种用于集成电路供电网络诊断定位的方法和系统 |
Also Published As
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