CN102866349A - 集成电路测试方法 - Google Patents
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Abstract
本发明提供了一种集成电路测试方法，包括设计指标参数确定、电路图输入、前仿真、版图设计、版图验证&寄生参数提取、后仿真、流片，其特征在于，前仿真和后仿真使用晶体管级SPICE网表，该晶体管级SPICE网表能转换为自动测试平台所需文件。本发明的测试方法可以极大地缩短芯片测试人员原有编写测试向量的时间，加快测试的进度；还可以避免设计人员和测试人员之间的理解偏差，完成无缝对接。
Description
技术领域
本发明涉及一种集成电路测试方法，特别是涉及一种模拟和数模混合集成电路测试。
背景技术
现今，随着芯片设计水平的不断提高和加工工艺的日趋完善，单芯片的管脚数越来越多，功能也越来越复杂。这就给测试工程师提出了新的难题：面对功能如此复杂的芯片，怎样才能编写出全面、有效，且基本覆盖芯片大多数功能的测试图形文件呢？而且在编写完成后，文件的录入也将是一件繁琐的工作。因此，迫切需要在电子设计自动化(EDA)工具与自动测试设备(ATE)平台之间进行灵活转换的方法。
VCD文件是改值转储(Value Change Dump)的简称，它是硬件描述语言仿真结果的标准输出格式，VCD文件是包含有时间量程，范围定义，堆放了的时间类型和随着时间的增加实际值的改变等信息的ASCII文件。正是因为它包含了信号的变化信息，就相当于记录了整个仿真的信息。我们可以这个文件来再现仿真，正可以作为EDA与ATE之间交流的桥梁文件使用。
然而现有的数字电路的测试方案，因处理不了模拟电路和数模混合电路芯片的晶体管级网表，从而无法生成测试所需的VCD文件，搭建不了EDA软件和ATE测试平台之间的桥梁。
现有技术，如附图1所示，是数字集成电路的通用设计流程。首先是设计输入，以Verilog语言的形式形成电路文件，输入的文件经过编译后，可以形成对电路逻辑模型的标准描述。第二步，逻辑仿真，是对如上形成的逻辑描述加入输入测试信号，检查输出信号是否满足设计要求，在此没有考虑任何时间关系，只是检测逻辑是否有错。采用综合出的电路结构，对每个逻辑单元添加上对应的时间延迟信息。在此基础上进行前仿真，检测电路是否存在逻辑或时序错误。第三步，布局布线，对于通过前仿真的电路系统，从全局到局部，进行每个单元的定位以及相关的连线安排，根据连线的具体长度和负载程度，提取每一根连线的电阻/电容参数，得到相应的时间延迟信息。第四步，版图验证，也即进行设计规则检查(DRC)和版图电路图比对(LVS)，然后进行寄生参数的提取，将提取的连线参数代入到电路中，在此基础上进行后仿真，检测电路是否存在逻辑或时序错误。在前仿真和后仿真的环节，产生VCD文件，从而用来测试。
上述数字集成电路的测试技术方案，在应对模拟电路和数模混合电路测试时，因处理不了晶体管级的网表，从而无法生成测试所需的VCD文件，很难搭建EDA软件和ATE测试平台之间的桥梁。
发明内容
因此，本发明的目的在于解决在模拟和数模混合芯片测试时，如何把模拟设计和数模混合设计中的SPICE网表转换成VCD格式的文件，从而直接用于ATE自动测试设备的芯片测试。
为此，本发明提供了一种集成电路测试方法，包括设计指标参数确定、电路图输入、前仿真、版图设计、版图验证&寄生参数提取、后仿真、流片，其特征在于，前仿真和后仿真使用晶体管级SPICE网表，该晶体管级SPICE网表能转换为自动测试平台所需文件。
其中，晶体管级SPICE网表首先转换为FSDB文件，然后将FSDB文件转换为VCD文件，最后将VCD文件转换为自动测试平台所需文件格式。
其中，使用Nanosim或VCS的EDA软件将晶体管级SPICE网表转换为FSDB文件。其中，在Linux平台的terminal中键入命令“fsdb2vcd”，将FSDB文件转换为VCD文件。其中，使用Vcdto93K Edition软件将VCD文件转换成测试平台所要求的文件格式。
其中，自动测试平台为安捷伦93000SOC测试平台。其中，自动测试平台所需文件包括端口信息、时序信息以及测试向量。
依照本发明的集成电路测试方法，由于采用了晶体管级SPICE网表，因而可以进行模拟电路仿真，突破了集成电路测试瓶颈，有利于模拟电路设计自动化。同时，由于采用了FSDB文件格式作为中转，将晶体管级网表转为VCD格式，并进一步转化为测试平台文件格式，可以搭建EDA与ATE之间的平台，有利于大规模模拟和数模混合电路的测试。采用此发明技术方案后，可以统一前端模拟设计人员和芯片测试人员对同一芯片的测试理念，规范芯片的测试方案。简单来说，即前端的设计人员在电路、版图仿真时所用的激励网表，在通过此方案后，可以直接准确无误地反映给后端的测试人员，测试人员只需把最后生成的VCD文件导入安捷伦93000SOC测试平台，生成测试向量，就可以进行芯片测试。这样做的有益效果如下：
1.可以极大地缩短芯片测试人员原有编写测试向量的时间，加快测试的进度；
2.可以避免设计人员和测试人员之间的理解偏差，完成无缝对接。
本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1显示了现有技术的数字集成电路设计流程图；以及
图2显示了依照本发明的模拟和数模混合芯片测试设计流程图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了模拟和数模混合芯片测试设计方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或工艺步骤。这些修饰除非特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。
以下参照附图二所示，详细说明本发明采用的模拟集成电路设计与测试流程。在模拟电路设计部分，和通用的模拟电路设计相同，流程是从设计指标参数设定——>电路图输入——>前仿真——>版图设计——>版图验证&寄生参数提取——>后仿真——>流片。具体地：
第一步，设计指标参数设定，也即确定各个模块、子模块的逻辑连接方式、响应速度、阻抗等等设计指标。
第二步，电路图输入，将晶体管级的电路图输入仿真软件，进行前仿真，加入输入测试信号，检查输出信号是否满足设计要求，在此没有考虑任何时间关系，只是检测逻辑是否有错。采用综合出的电路结构，对每个逻辑单元添加上对应的时间延迟信息。在此基础上进行前仿真，检测电路是否存在逻辑或时序错误。不同于现有技术的仅能用于数字电路的门级网表，本发明采用的是晶体管级的SPCIE网表，SPICE仿真时根据具体的工艺库而修改MODEL、器件宽长比等具体参数，因而能特别针对模拟电路进行测试。
第三步，版图设计，也即布局布线，对于通过前仿真的电路系统，从全局到局部，进行每个单元的定位以及相关的连线安排，根据连线的具体长度和负载程度，提取每一根连线的电阻/电容参数，得到相应的时间延迟信息。特别是确定模拟电路各个晶体管级器件的长宽比、各个电极面积、连线布局方式等等，从而确定每个晶体管的电路响应特性。
第四步，版图验证，也即进行设计规则检查(DRC)和版图电路图比对(LVS)，然后进行寄生参数的提取，将提取的连线参数代入到电路中，在此基础上进行后仿真，检测电路是否存在逻辑或时序错误。第四步采用的仿真文件与第二步类似，也是晶体管级的SPICE网表，特别针对模拟电路进行优化设计。
因为晶体管级SPICE网表无法直接转换成VCD文件，所以需要转换，在本发明中，选择将晶体管级SPICE网表先转换成快速信号数据库(FSDB)文件。FSDB文件是思源科技(Spring Soft)公司开发的一款仿真软件Verdi使用一种专用的数据格式，类似于VCD，但是它只提出了仿真过程中信号的有用信息，除去了VCD中信息冗余，数据量小、提高仿真速度。此过程需要EDA软件的仿真支持，可以选用Nanosim、VCS等等。
然后将FSDB文件转换成VCD文件，在Linux平台的terminal中中键入命令“fsdb2vcd”，即可生成VCD文件。VCD虽然可以搭建EDA软件和ATE平台之间的桥梁，但是对于不同的ATE测试平台，还需要具体的转换才能使用。
最后，在这里，以安捷伦93000SOC测试平台为例，选用Vcdto93KEdition软件，可以把VCD文件转换成测试平台所要求的文件格式，这种文件格式包括端口信息，时序信息以及所有具体的测试向量。转换完成后，便可以对模拟和数模混合电路的芯片进行ATE的测试。
依照本发明的集成电路测试方法，由于采用了晶体管级SPICE网表，因而可以进行模拟电路仿真，突破了集成电路测试瓶颈，有利于模拟电路设计自动化。同时，由于采用了FSDB文件格式作为中转，将晶体管级网表转为VCD格式，并进一步转化为测试平台文件格式，可以搭建EDA与ATE之间的平台，有利于大规模模拟和数模混合电路的测试。
采用此发明技术方案后，可以统一前端模拟设计人员和芯片测试人员对同一芯片的测试理念，规范芯片的测试方案。简单来说，即前端的设计人员在电路、版图仿真时所用的激励网表，在通过此方案后，可以直接准确无误地反映给后端的测试人员，测试人员只需把最后生成的VCD文件导入安捷伦93000SOC测试平台，生成测试向量，就可以进行芯片测试。这样做的有益效果如下：
1.可以极大地缩短芯片测试人员原有编写测试向量的时间，加快测试的进度；
2.可以避免设计人员和测试人员之间的理解偏差，完成无缝对接。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对工艺流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (7)
1.一种集成电路测试方法，包括设计指标参数确定、电路图输入、前仿真、版图设计、版图验证&寄生参数提取、后仿真、流片，其特征在于，前仿真和后仿真使用晶体管级SPICE网表，该晶体管级SPICE网表能转换为自动测试平台所需文件。
2.如权利要求1的方法，其中，晶体管级SPICE网表首先转换为FSDB文件，然后将FSDB文件转换为VCD文件，最后将VCD文件转换为自动测试平台所需文件格式。
3.如权利要求2的方法，其中，使用Nanosim或VCS的EDA软件将晶体管级SPICE网表转换为FSDB文件。
4.如权利要求2的方法，其中，在Linux平台的terminal中键入命令“fsdb2vcd”，将FSDB文件转换为VCD文件。
5.如权利要求2的方法，其中，使用Vcdto93K Edition软件将VCD文件转换成测试平台所要求的文件格式。
6.如权利要求1的方法，其中，自动测试平台为安捷伦93000SOC测试平台。
7.如权利要求1的方法，其中，自动测试平台所需文件包括端口信息、时序信息以及测试向量。
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