CN106777439A - 一种基于ip硬核的数字芯片版图设计方法 - Google Patents

Abstract

本发明提出了一种基于IP硬核的数字芯片版图设计方法。通过固化成熟IP的版图，提取IP硬核的时序模型以及物理模型，建立统一的管理规则，在规模较大数字芯片版图设计过程中，调用已有IP硬核，完成自动布局布线。解决目前基于标准单元设计芯片版图的方法所遇到的不利于协同合作、效率较低以及可靠性较低的问题。

Description

一种基于IP硬核的数字芯片版图设计方法

技术领域

本发明属于集成电路技术，具体涉及一种数字芯片版图设计方法。

背景技术

数字芯片版图设计是数字芯片设计的重要组成部分，它实现了芯片RTL级代码到GDSII版图的转化，版图设计的好坏直接决定了芯片能否满足功能和性能的需求，能否满足加工投片需求，以及芯片成品率的高低。目前，大部分数字芯片版图设计是基于代工厂或者IP公司提供的标准单元库设计的。这种方法要求设计者在每一款芯片设计过程中从零开始，多次迭代，从而造成设计效率低下，设计周期漫长。随着数字集成电路设计规模以及复杂度的大幅提高，传统的基于标准单元库的版图设计方法需要更长的设计周期，已经成为数字芯片设计效率提高的瓶颈。

为了能够提高数字芯片版图设计效率，提高设计可靠性，本发明提出了一种基于IP硬核的数字芯片版图设计方法。通过固化成熟IP的版图，提取IP硬核的物理模型以及时序信息，建立统一的管理规则，在规模较大数字芯片版图设计过程中，调用已有IP硬核，完成自动布局布线。

发明内容

1.本发明要解决的技术问题：本发明的目的是提出一种基于IP硬核的数字芯片设计方法，以解决目前基于标准单元设计芯片版图的方法所遇到的不利于协同合作、效率较低以及可靠性较低的问题。

2.本发明的技术方案可以分为两部分：第一部分是完成特定功能的IP硬核设计，并流片验证，提取IP硬核的时序模型以及物理模型，建立统一的管理规则；第二部分是调用IP硬核完成数字芯片版图设计。具体实现要点如下：

一种基于IP硬核的数字芯片版图设计方法，包括以下步骤：

第一部分：IP硬核设计

IP硬核的设计分为五个步骤：

A.逻辑设计：按照数字芯片功能提取出独立可复用的IP模块，完成IP模块的逻辑代码设计，并进行仿真和功能验证。

B.逻辑综合：使用芯片制造商提供的目标工艺库实现用硬件描述语言描述的IP模块的功能，完成了RTL级电路描述到电路图描述的转换。

C.物理设计：物理设计完成了IP网表到版图的转换，具体包含以下几个步骤：C.1.布局规划：定义IP硬核的面积、对外引脚排列以及内部宏单元模块的位置规划，是IP硬核版图设计的蓝图。

C.2.电源规划：在布线空间充裕的情况下使用加宽、加密电源网络，同时使用电源环、电源条带、电源轨线供电方式。

C.3.标准单元放置：按照时序要求以及拥塞程度为参考的方式驱动标准单元放置。

C.4.时钟树综合：按照时钟周期、时钟树最大延迟与最小延迟、时钟歪斜以及传递时间的要求完成时钟信号的布线。

C.5.布线：按照时序约束要求，使用EDA工具自动完成全局布线和详细布线。

D.版图验证：完成版图的可制造性设计、设计规则检查、电学规则检查以及版图与电路图对照检查，并提供检查报告。

E.硬核建模：由EDA软件自动提取IP硬核模型，包括：

E.1.功能模型：描述IP硬核功能行为，用于芯片顶层仿真以及验证。

E.2.时序模型：描述IP硬核的时序行为，用于系统级数字芯片设计时综合，静态时序分析以及时序驱动的布局布线。

E.3.物理模型：描述IP硬核的物理信息，用于系统级数字芯片设计时的物理综合以及布局布线。

E.4.功耗模型：描述IP硬核的功耗信息，用于系统级数字芯片设计时进行电源分布以及电压降，EM分析。

第二部分：数字芯片版图设计

基于IP硬核的数字芯片版图设计分为以下三个步骤：

A.数字芯片逻辑设计：根据IP硬核功能以及数字芯片功能要求，完成数字芯片逻辑设计。

B.调用IP硬核布局布线：摆放IP硬核在数字芯片版图中的位置，由EDA工具自动完成布局布线。

C.版图验证：对数字芯片版图进行可制造性设计、设计规则检查、电学规则检查以及版图与电路图对照检查，使用静态时序分析方法对版图进行时序检查，并生成报告。

3.本发明的有益效果：本发明通过基于IP硬核的版图设计方法完成规模较大的数字芯片版图设计，使得IP硬核复用，提高了设计效率和可靠性，同时便于更大规模数字芯片版图设计时进行分工协作。

附图说明

图1是本发明的IP硬核设计流程示意图。

图2是本发明的IP硬核物理设计流程示意图。

图3是本发明的基于IP硬核的数字芯片版图设计流程示意图。

具体实施方式

本发明提出的基于IP硬核的数字芯片设计方法，可以解决目前基于标准单元设计芯片版图的方法所遇到的不利于协同合作、效率较低以及可靠性较低的问题。

下面结合附图，对本发明技术方案进行详细描述。

图1给出了本发明中IP硬核的设计流程示意图，其中虚线方框内容为非必要步骤。主要包括：IP硬核的逻辑设计、逻辑综合、物理设计、版图验证以及硬核建模几个步骤。

(1)逻辑设计是按照数字芯片功能提取出独立可复用的IP模块，使用硬件描述语言(Verilog或VHDL)完成IP模块的代码设计，形成RTL级网表文件并进行功能仿真和验证。为了确保逻辑设计的正确性和可靠性，有必要在FPGA环境下进行实物验证和测试。

(2)逻辑综合是使用芯片制造商提供的目标工艺库(基本电路单元)实现用硬件描述语言描述的电路功能，完成了RTL级电路描述到电路图描述的转换。该步骤需要选定芯片制造商以及目标工艺库，同时在综合过程中需要设置时序约束，并进行面积优化。

(3)物理设计是以逻辑综合得到的门级网表为基础，完成IP硬核版图设计。其主要包括布局规划、电源规划、标准单元放置、时钟树综合以及布线等步骤。在物理设计过程中，设计者需要关注IP硬核的时序信息，拥塞信息以及功耗信息等重要指标，形成多种报告，为IP硬核说明书提供各种数据。

(4)版图验证是保证IP硬核成功流片验证的重要步骤，主要包括了可制造性设计(DFM)、设计规则检查(DRC)、电学规则检查(ERC)以及版图与电路图对照检查(LVS)等方面。这些检查均按照芯片制造商提供的检查规则，由相应的EDA工具自动完成并提供报告。这些检查通过后，IP硬核就可以交付芯片制造商进行流片验证(图中虚线方框内容)。

(5)硬核建模是在完成IP硬核的物理设计之后，对其建立一系列模型以供系统级数字芯片版图设计过程中有效地重用IP硬核，这些模型通常由EDA软件自动提取生成。IP硬核建模主要包括的模型有功能模型、时序模型、物理模型以及功耗模型。

图2给出了本发明中IP硬核物理设计流程示意图，其中虚线圆框内容为设计源码，代表了IP硬核的门级网表。主要包括：布局规划、电源规划、标准单元放置、时钟树综合以及布线等几个步骤。

(1)布局规划定义了IP硬核的面积、对外引脚排列以及内部宏单元模块的位置等，同时完成布线通道的生成以及布线网格的定义，规划出IP硬核版图设计的蓝图。

(2)电源规划是完成IP硬核内部的供电网络设计，一般原则是在布线空间充裕的情况下尽可能的加宽、加密电源网络，同时使用电源环、电源条带、电源轨线等多种供电方式。通常在深亚微米工艺下，要求芯片的IR-drop小于理想供电电压的5％，考虑到某些瞬时时刻的工作电流可能会比较大，因此要求IP硬核的电源网络IR-drop要保持在理想电压的1％以下。

(3)标准单元放置是在完成了对外引脚以及内部宏单元的位置规划和放置之后，按照时序要求以及拥塞程度为参考的方式驱动标准单元的摆放，同时进行面积和时序的优化。

(4)时钟树综合是按照时序约束文件要求，兼顾时钟周期、时钟树最大延迟与最小延迟、时钟歪斜(skew)以及传递时间(transition time)等多个因素完成时钟信号的布线。

(5)布线一般包括全局布线和详细布线两个步骤，均是由EDA工具按照设计人员施加的约束自动完成。在布线过程中需要关注IP硬核的时序是否满足设计需求，如果不满足则需要回到布局规划重新对版图内部模块的摆放位置进行优化。

图3给出了本发明中基于IP硬核的数字芯片版图设计流程示意图，其中虚线方框为已经完成设计的IP硬核。主要包括：数字芯片逻辑设计、调用IP硬核布局布线以及版图验证等几个步骤。

(1)数字芯片逻辑设计是根据已经建立的IP硬核功能以及数字芯片功能要求，完成数字芯片逻辑代码设计。由于使用已有IP硬核，很多功能已经实现，数字芯片逻辑设计复杂程度和时间周期都大幅减小，同时具有较高的可靠性。

(2)调用IP硬核布局布线是根据芯片接口位置及功能要求合理摆放IP硬核在数字芯片版图中的位置，使得时序和面积最优，并由EDA工具自动完成布局布线。由于IP硬核版图已经固化，该步骤主要完成IP硬核之间以及IP硬核与芯片pad之间的连线，布线量小，速度快，并且违反设计规则的布线也会很少。

(3)版图验证是对数字芯片版图进行可制造性设计(DFM)、设计规则检查(DRC)、电学规则检查(ERC)以及版图与电路图对照检查(LVS)等工作，这些检查均按照芯片制造商提供的检查规则，由相应的EDA工具自动完成并提供报告。另外该步骤需要使用静态时序分析方法对版图进行时序检查，以确保流片加工的可靠性，提高良品率。

Claims (1)

1.一种基于IP硬核的数字芯片版图设计方法，包括以下步骤：

第一部分：IP硬核设计

IP硬核的设计分为五个步骤：

A.逻辑设计：按照数字芯片功能提取出独立可复用的IP模块，完成IP模块的逻辑代码设计，并进行仿真和功能验证；

B.逻辑综合：使用芯片制造商提供的目标工艺库实现用硬件描述语言描述的IP模块的功能，完成了RTL级电路描述到电路图描述的转换；

C.物理设计：物理设计完成了IP网表到版图的转换，具体包含以下几个步骤：

C.1.布局规划：定义IP硬核的面积、对外引脚排列以及内部宏单元模块的位置规划，是IP硬核版图设计的蓝图；

C.2.电源规划：在布线空间充裕的情况下使用加宽、加密电源网络，同时使用电源环、电源条带、电源轨线供电方式；

C.3.标准单元放置：按照时序要求以及拥塞程度为参考的方式驱动标准单元放置；

C.4.时钟树综合：按照时钟周期、时钟树最大延迟与最小延迟、时钟歪斜以及传递时间的要求完成时钟信号的布线；

C.5.布线：按照时序约束要求，使用EDA工具自动完成全局布线和详细布线；

D.版图验证：完成版图的可制造性设计、设计规则检查、电学规则检查以及版图与电路图对照检查，并提供检查报告；

E.硬核建模：由EDA软件自动提取IP硬核模型，包括：

E.1.功能模型：描述IP硬核功能行为，用于芯片顶层仿真以及验证；

E.2.时序模型：描述IP硬核的时序行为，用于系统级数字芯片设计时综合，静态时序分析以及时序驱动的布局布线；

E.3.物理模型：描述IP硬核的物理信息，用于系统级数字芯片设计时的物理综合以及布局布线；

E.4.功耗模型：描述IP硬核的功耗信息，用于系统级数字芯片设计时进行电源分布以及电压降，EM分析；

第二部分：数字芯片版图设计

基于IP硬核的数字芯片版图设计分为以下三个步骤：

A.数字芯片逻辑设计：根据IP硬核功能以及数字芯片功能要求，完成数字芯片逻辑设计；

B.调用IP硬核布局布线：摆放IP硬核在数字芯片版图中的位置，由EDA工具自动完成布局布线；

C.版图验证：对数字芯片版图进行可制造性设计、设计规则检查、电学规则检查以及版图与电路图对照检查，使用静态时序分析方法对版图进行时序检查，并生成报告。