CN107908867A - 一种三模冗余电路的版图设计方法 - Google Patents

一种三模冗余电路的版图设计方法 Download PDF

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CN107908867A CN201711125373.1A CN201711125373A CN107908867A CN 107908867 A CN107908867 A CN 107908867A CN 201711125373 A CN201711125373 A CN 201711125373A CN 107908867 A CN107908867 A CN 107908867A
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Abstract

本发明提供一种三模冗余电路的版图设计方法，包括：输入时序设置文件及库文件；根据时序或寄生参数要求摆放顶层宏单元；对电源、地进行规划和绕线；分别设定第一三模冗余电路中三路电路的单元摆放区域；根据设定的位置摆放所述第一三模冗余电路中三路电路中的各单元，并摆放其他顶层数字单元；根据时序建立时钟树；对各电路中的器件进行绕线，并对顶层电路进行验证。本发明的三模冗余电路的版图设计方法通过将三模冗余电路在版图上拉开一定距离，从而进一步巩固并实现三模冗余电路结构所带来的抗单粒子翻转效果，有效提高航天器件的可靠性。

Description

一种三模冗余电路的版图设计方法
技术领域
本发明涉及电路设计领域，特别是涉及一种三模冗余电路的版图设计方法。
背景技术
随着科技的迅猛发展，人类对外太空的探索和研究活动也越来越频繁。空间高辐射的恶劣环境对航天器件的可靠性要求很高。辐射的存在分为三种失效模式：总剂量效应、单粒子效应、剂量率效应。根据美国统计数据表明，在辐射引起的所有故障中，单粒子效应是整个空间航天在可靠性方面的最主要的问题。空间环境中的高能粒子所引发的单粒子效应会使星载计算机系统瘫痪崩溃失效，且这种失效是不可恢复的，严重影响星载电子系统的可靠性。我国航空军事近些年发展迅速，对集成电路的性能、可靠性和抗辐射等指标均提出更为严格的要求。九十年代后期至今，随着半导体工艺特征尺寸的缩小，系统上芯片的集成度越来越高，而芯片的工作电压却越来越小，导致发生单粒子翻转所需要的临界电荷越来越少。也就是说，随着工艺技术的进步，数字器件中时序电路的单粒子翻转以及组合电路中的单粒子瞬变问题越来越严重。
单粒子效应严重影响集成电路的可靠性，针对单粒子方面的研究工作近些年在积极展开。三模冗余电路结构旨在从电路结构层面对电路进行加固设计。如图1所示为最简单的三模冗余电路1的结构，电路的组合逻辑电路(图中未显示)和时序逻辑电路被复制成三份，分别为第一时序电路11、第二时序电路12及第三时序电路13，最后在三个时序逻辑电路的后面增加一个多数表决电路14，所述多数表决电路14的判断标准为三取二。这样，即使所述三模冗余电路1中有一路发生故障，所述三模冗余电路1依然可以正常工作。通过冗余路径和表决电路组成的这种三模冗余电路结构，可以使单粒子的故障尽可能地在信号传输的路径上消除。这种电路结构对提高集成电路的可靠性和抗辐射能力有很大的作用。
三模冗余的电路结构因为其在抗单粒子翻转方面的独特的优势被应用在大规模抗辐射数字电路的关键电路上，旨在对电路的敏感节点进行加固，减少单粒子翻转的可能，提高电路功能的可靠性。但是，这种电路结构在大规模的数字版图上如何实现却直接影响着最终芯片的抗单粒子翻转的效果。
数字电路的后端实现一般有两种方案，扁平流程(Flat flow)或层次化流程(Hierarchy flow)。
在扁平流程中，顶层模块和其他所有底层模块放在一起优化，所有的时序约束条件和电路工作环境也都是针对顶层模块进行设置，这种方案能够自动将模块之间的连接和依赖关系都考虑进去，从而得到一个时序上，单元的相对位置上，以及芯片面积上优化后的综合结果。这种方法比较简单，对于一个规模在四百万门以下的电路是一个比较好的选择。但随着工艺的发展，芯片的集成度越来越高，一颗芯片的规模甚至达到了千万门级。对于规模非常大的电路来说，这种扁平流程显然不太适合，因为在设计优化的过程中，所有的模块信息必须同时保存在存储区，运行时间也会比较长，对服务器的存储能力要求非常高，在后端设计的过程中甚至会因为内存不足的原因使得后端工作不能顺畅开展。
层次化流程相比于扁平流程来说工序更为繁琐。层次化流程是对规模很大的芯片采取的一种分而治之的解决方案。在层次化流程中，设计者需要从底层模块开始一步一步往上进行综合优化布局布线。因此必须对所有的底层子模块施加时序约束条件且需要对每一个模块进行单独优化和布局布线，这个过程会一直延续到顶层模块。在每一个子模块的设计完成之后，直接将该模块集成到它的上一级和上一级的其他模块一起优化并且进行布局布线，经过不断迭代后，最终到顶层使用扁平化设计流程完成最终的芯片设计。使用这种流程进行设计的优点是当工作站的处理能力不足时，可以分别进行子模块的优化，而不需要将所有的模块都放到存储区中，这种做法的缺点是只能在子模块内部进行优化，无法考虑到模块周围的环境而将子模块和其他模块一起优化。而且和扁平流程相比，这种分层的流程会有更多附加的工作要做，工程师的工作负荷会相应增大。
但是无论采取哪种流程进行设计，在布局布线的过程中，单元的摆放都是基于时序驱动的原则，工具往往会自动将有信号传输的单元和模块摆放在一起，并且根据时序的要求通过推拉的方式进行单元位置的优化。如果对采用三模冗余的数字电路直接进行自动布局布线，拷贝出的三份电路因为输入输出信号间的关联，会根据EDA软件的判定标准摆放在相邻的地方，甚至会出现相互穿插的现象，如图2所示。这样的摆放结果对于单粒子的照射是相当危险的，当模块间距离足够小时，高能粒子在轰击芯片的过程中，会出现同时击中三模冗余电路中其中两路电路的某个敏感节点的情况，使该两路电路的功能发生错误，根据多数表决电路的判断原则，该三模冗余电路的最终输出功能将会失效；当模块间有一定距离但不够远时，当高能粒子轰击芯片致使其中一路失效后，另一路因为电荷积聚传导的影响会逐渐失效，那么经过一定的时间之后，该电路的正常功能也会失效。
因此，大规模数字电路即便采取了三模冗余的电路结构进行设计，并不表示就可以完全克服单粒子翻转，后序的版图实现上如果处理不得当，会使采取该电路结构进行设计的大规模数字电路的抗辐射效果大打折扣，而目前的两种数字后端设计流程均不能满足这种需求。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三模冗余电路的版图设计方法，用于解决现有技术中三模冗余电路的版图设计导致大规模数字电路的抗辐射效果大打折扣的问题。
为实现上述目的及其他相关目的，本发明提供一种三模冗余电路的版图设计方法，所述三模冗余电路的版图设计方法至少包括：
输入时序设置文件及库文件；
根据时序或寄生参数要求摆放顶层宏单元；
对电源、地进行规划和绕线；
分别设定第一三模冗余电路中三路电路的单元摆放区域；
根据设定的位置摆放所述第一三模冗余电路中三路电路中的各单元，并摆放其他顶层数字单元；
根据时序建立时钟树；
对各电路中的器件进行绕线，并对顶层电路进行验证。
优选地，设定所述第一三模冗余电路中三路电路的单元摆放区域的步骤进一步包括：
将所述第一三模冗余电路中的各个单元按照时序进行初步摆放；
找出所述第一三模冗余电路中一路的单元摆放位置，抓取属于该路的所有单元；
给抓取的所有单元打上第一设定摆放区域的标识；
分别找出所述第一三模冗余电路中其余两路的单元摆放位置，分别抓取属于该两路的所有单元，并分别打上第二设定摆放区域及第三设定摆放区域的标识。
优选地，所述三模冗余电路的版图设计方法还包括：在输入时序设置文件及库文件前，将底层模块单独摆放、优化和布线后进行固化，将所述底层模块作为宏单元进行摆放；在摆放单元前对时序进行检查，若时序正确则执行下一步，若时序错误则更新顶层布局规划，直至时序正确。
更优选地，所述底层模块的固化进一步包括：根据时序摆放底层模块中的各单元，针对所述底层模块建立时钟树，并对时序进行分析优化，优化结束后绕线，对所述底层模块进行固化。
更优选地，所述底层模块为第二三模冗余电路，所述第二三模冗余电路的摆放进一步包括：将所述第二三模冗余电路中的各个单元按照时序进行初步摆放；找出所述第二三模冗余电路中一路的单元摆放位置，抓取属于该路的所有单元；给抓取的所有单元打上第四设定摆放区域的标识；以同样的方法对其余两路的单元分别打上第五设定摆放区域及第六设定摆放区域的标识；按照设定的位置摆放所述第二三模冗余电路中三路电路中的各单元。
更优选地，所述三模冗余电路的版图设计方法进一步包括：删除对所述第一三模冗余电路中各单元的摆放区域的设定和对所述第一三模冗余电路中各单元摆放的步骤。
优选地，所述时序设置文件通过电路仿真获取。
优选地，所述库文件包括寄生参数库、普通时序库、物理库或工艺技术文件。
优选地，所述宏单元包括模拟单元及存储单元。
优选地，所述时钟树包括保持时钟、建立时钟。
优选地，绕线的步骤进一步包括：模拟电路绕线、时钟绕线及全局绕线中的一种或几种。
优选地，对顶层电路的验证包括：功能验证、时序验证及物理验证中的一种或几种。
优选地，验证结束后生成流片数据。
如上所述，本发明的三模冗余电路的版图设计方法，具有以下有益效果：
本发明的三模冗余电路的版图设计方法通过将三模冗余电路在版图上拉开一定距离，从而进一步巩固并实现三模冗余电路结构所带来的抗单粒子翻转效果，有效提高航天器件的可靠性。
附图说明
图1显示为现有技术中的三模冗余电路的结构示意图。
图2显示为现有技术中的三模冗余电路的版图分布示意图。
图3显示为本发明的三模冗余电路的版图设计方法的第一种实施方式。
图4显示为本发明的三模冗余电路的版图设计方法的第二种实施方式。
图5显示为本发明的三模冗余电路的版图设计方法的第三种实施方式。
图6显示为本发明的三模冗余电路的版图设计方法的第四种实施方式。
图7显示为采用本发明的三模冗余电路的版图设计方法设计的三模冗余电路的效果示意图。
元件标号说明
1 三模冗余电路
11 第一时序电路
12 第二时序电路
13 第三时序电路
a～n 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3～图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图3所示，本实施例提供一种三模冗余电路的版图设计方法，所述三模冗余电路的版图设计方法至少包括：
步骤a：根据时序摆放底层模块中的各单元。
步骤b：针对所述底层模块建立时钟树，并对所述底层模块的时序进行分析优化。
具体地，在本实施例中，所述时钟树包括但不限于保持时钟及建立时钟，在此不一一赘述。
步骤c：对所述底层模块中的器件进行绕线，绕线结束后，再次进行时序分析及优化，当时序满足要求时进行全局绕线。
步骤d：对所述底层模块进行固化。
具体地，各底层模块可以通过步骤a～步骤d分别实现模块的固化，在顶层版图设计中作为宏单元使用。在实际应用中，固化的底层模块可以是所有底层模块，也可以是部分底层模块，根据计算能力做具体设定，在此不一一赘述。步骤a～步骤d在底层模块的版图设计中使用。
步骤e：进行顶层电路的版图设计，首先输入时序设置文件及库文件。
具体地，所述时序设置文件及所述库文件用于限制后续的版图规划及摆放。在本实施例中，所述时序设置文件通过电路仿真获取。所述库文件包括但不限于寄生参数库、普通时序库、物理库(Milkyway)、工艺技术文件。
步骤f：根据时序或寄生参数要求摆放顶层宏单元。
具体地，其中顶层宏单元包括但不限于顶层的模拟单元、存储单元及固化的底层模块。所述模拟电路包括但不限于比例运放、求和电路、积分电路、微分电路、对数电路、指数电路、乘法电路、除法电路、滤波电路、振荡电路及整流电路。所述顶层宏单元的摆放根据包括但不限于时序、寄生参数等条件进行设置，不同的宏单元摆放的限定条件不相同，可根据实际需要进行设定。在本实施例中，假设所述宏单元为锁相环(Phase Locking Loop，PLL)，由于摆放所述锁相环时需要考虑的条件包括时钟以及寄生参数，则一般所述锁相环摆放于边角位置，当然根据不同的模块位置的设定和优先级的考量，所述锁相环的版图布局也会不同，不以本实施例为限。
步骤g：对电源、地进行规划和绕线。
具体地，对顶层的电源和地线进行全局规划，并绕线。
步骤h：分别设定第一三模冗余电路中三路电路的单元摆放区域。
具体地，步骤h进一步包括：
步骤h1：将所述第一三模冗余电路中的各个单元按照时序进行初步摆放。
更具体地，所述第一三模冗余电路包括三路相互备份的组合逻辑电路和时序逻辑电路(参考图1)，首先根据时序将所述第一三模冗余电路中的各个单元进行初步摆放，给出大概的摆放位置进行参考，即具有时序关系的单元摆放得比较近，因此三路电路的单元会存在相互交叉，如图2所示。
步骤h2：找出所述第一三模冗余电路中一路的单元摆放位置，抓取属于该路的所有单元。
更具体地，从所述第一三模冗余电路的所有单元中找出其中一路的各单元的位置，并抓取。
步骤h3：给抓取的所有单元打上第一设定摆放区域的标识。
更具体地，将所述第一三模冗余电路中一路的所有单元打上第一设定摆放区域的标识，限定于所述第一设定摆放区域内。
步骤h4：重复步骤h2～h3，对其余两路的单元分别打上第二设定摆放区域及第三设定摆放区域的标识。
步骤i：对时序进行检查，并判断时序是否正确，若时序正确则执行步骤k；若时序不正确则执行步骤j。
步骤j：根据时序检查的结果更新顶层布局规划。
步骤k：根据设定的位置摆放所述第一三模冗余电路中三路电路中的各单元，并摆放其他顶层数字单元。
具体地，在本实施例中，将所述第一三模冗余电路中一路的所有单元摆放于所述第一设定摆放区域内，另一路的所有单元摆放于所述第二设定摆放区域内，最后一路的所有单元摆放于所述第三设定摆放区域内。其他顶层数字单元以时序驱动摆放。
步骤l：根据时序建立时钟树。
具体地，根据所述时序设置文件中的时序建立时钟树。在本实施例中，所述时钟树包括但不限于保持时钟及建立时钟，在此不一一赘述。
步骤m：对各顶层电路中的器件进行绕线，并对顶层电路进行验证。
具体地，对摆放好的各电路中的器件进行绕线，在本实施例中，由于模拟电路对布线的要求(例如磁场等要求)比较高，因此首先对模拟电路进行绕线；其次对时钟信号进行绕线；最后进行全局绕线，将一些对绕线要求不高的电路进行绕线。不同的电路中不同的模块对绕线的要求也不相同，根据绕线要求的优先级对各个模块进行绕线，不以本实施例为限。
具体地，然后对整个电路进行验证。对顶层电路的验证包括但不限于：功能验证(Functional Verification)、时序验证(Timing Verification)及物理验证(PhysicalVerification)。其中，功能验证用于对各个模块进行逻辑功能的验证，确保各模块实现预设功能；时序验证用于对时序进行验证，确保时序的正确性；物理验证用于对版图进行设计规则检查(Design Rule Check，DRC)、版图电路图一致性检查(Layout Versus Schematic，LVS)和电学规则检查(Electrical Rule Check，ERC)，以使得版图满足制造的可靠性要求。
步骤n：最后生成流片数据。
在本实施例中，对版图的设计进行了层次化，将底层模块单独摆放、优化和布线后进行固化，然后将所述底层模块作为顶层的宏单元进行摆放，并进行顶层布局规划的更新，三模冗余电路设置于顶层电路中。
实施例二
如图4所示，本实施例提供一种三模冗余电路的版图设计方法，本实施例与实施例一的不同之处在于，底层模块中也设置了三模冗余电路，即三模冗余电路同时设置在底层电路和顶层电路中，具体包括以下步骤：
步骤a1：将第二三模冗余电路中的各个单元按照时序进行初步摆放。
步骤a2：找出所述第二三模冗余电路中一路的单元摆放位置，抓取属于该路的所有单元。
步骤a3：给抓取的所有单元打上第四设定摆放区域的标识。
步骤a4：重复步骤a2～a3，以同样的方法对其余两路的单元分别打上第五设定摆放区域及第六设定摆放区域的标识。
步骤a5：按照设定的位置摆放所述第二三模冗余电路中三路电路中的各单元。
步骤b：针对所述第二三模冗余电路建立时钟树，在本实施例中，所述时钟树包括但不限于保持时钟及建立时钟，在此不一一赘述。并对所述第二三模冗余电路的时序进行分析优化。
步骤c：对所述第二三模冗余电路中的器件进行绕线，绕线结束后，再次进行时序分析及优化，当时序满足要求时进行全局绕线。
步骤d：对所述第二三模冗余电路进行固化。
顶层电路的版图设计与实施例一中步骤e～步骤n一致，在此不一一赘述。在本实施例中，所述第二三模冗余电路固化后作为宏单元在顶层电路中摆放。
实施例三
如图5所示，本实施例提供一种三模冗余电路的版图设计方法，本实施例与实施例二的不同之处在于，三模冗余电路只设置在底层模块中，具体包括以下步骤：
底层模块中三模冗余电路的版图设计方法与实施例二中步骤a～步骤d一致，在此不一一赘述。
在顶层电路中版图的设计方法具体如下：
步骤e：输入时序设置文件及库文件。
步骤f：根据时序或寄生参数要求摆放顶层宏单元。
步骤g：对电源、地进行规划和绕线。
具体地，对顶层的电源和地线进行全局规划，并绕线。
步骤i：对时序进行检查，并判断时序是否正确，若时序正确则执行步骤k；若时序不正确则执行步骤j。
步骤j：根据时序检查的结果更新顶层布局规划。
步骤k：根据设定的位置摆放所述第一三模冗余电路中三路电路中的各单元，并摆放其他顶层数字单元。
步骤l：根据时序建立时钟树。
步骤m：对各顶层电路中的器件进行绕线，并对顶层电路进行验证。
步骤n：最后生成流片数据。
实施例四
如图6所示，本实施例提供一种三模冗余电路的版图设计方法，本实施例与实施例一的不同之处在于，本实施例对底层电路不进行层次化处理，在顶层电路中实现全电路的优化，具体包括以下步骤：
步骤e：输入时序设置文件及库文件。
步骤f：根据时序或寄生参数要求摆放顶层宏单元。
具体地，在本实施例中，顶层宏单元包括但不限于模拟单元及存储单元，并不包括底层模块。
步骤g：对电源、地进行规划和绕线。
步骤h：分别设定第一三模冗余电路中三路电路的单元摆放区域。
具体步骤与实施例一中的步骤h1～h2一致，在此不一一赘述。
步骤k：根据设定的位置摆放所述第一三模冗余电路中三路电路中的各单元，并摆放其他顶层数字单元。
具体地，在本实施例中，将所述第一三模冗余电路中一路的所有单元摆放于所述第一设定摆放区域内，另一路的所有单元摆放于所述第二设定摆放区域内，最后一路的所有单元摆放于所述第三设定摆放区域内。其他顶层数字单元以时序驱动摆放。
步骤l：根据时序建立时钟树。
具体地，根据所述时序设置文件中的时序建立时钟树。在本实施例中，所述时钟树包括但不限于保持时钟及建立时钟，在此不一一赘述。
步骤m：对各电路中的器件进行绕线，并对顶层电路进行验证。
步骤n：最后生成流片数据。
在本实施例中，三模冗余电路设置于顶层电路中。
其中a～n仅作为标号，对流程顺序不具有限定作用。
如图7所示，采用本发明的三模冗余电路的版图设计方法可以很好地将采取三模冗余技术的关键电路模块在版图实现上分开放置，降低高能粒子照射时使两路模块同时失效的几率。分开的距离以三模冗余电路中一路电路中的器件受高能粒子照射时不影响另外两路的正常工作为宜，不同电路结构及不同高能粒子设置的分开距离也不相同，在此不一一限定。
如上所述，本发明的三模冗余电路的版图设计方法通过将三模冗余电路在版图上拉开一定距离，从而进一步巩固并实现三模冗余电路结构所带来的抗单粒子翻转效果，有效提高航天器件的可靠性。
综上所述，本发明提供一种三模冗余电路的版图设计方法，包括：输入时序设置文件及库文件；根据时序或寄生参数要求摆放顶层宏单元；对电源、地进行规划和绕线；分别设定第一三模冗余电路中三路电路的单元摆放区域；根据设定的位置摆放所述第一三模冗余电路中三路电路中的各单元，并摆放其他顶层数字单元；根据时序建立时钟树；对各电路中的器件进行绕线，并对顶层电路进行验证。本发明的三模冗余电路的版图设计方法通过将三模冗余电路在版图上拉开一定距离，从而进一步巩固并实现三模冗余电路结构所带来的抗单粒子翻转效果，有效提高航天器件的可靠性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种三模冗余电路的版图设计方法，其特征在于，所述三模冗余电路的版图设计方法至少包括：
输入时序设置文件及库文件；
根据时序或寄生参数要求摆放顶层宏单元；
对电源、地进行规划和绕线；
分别设定第一三模冗余电路中三路电路的单元摆放区域；
根据设定的位置摆放所述第一三模冗余电路中三路电路中的各单元，并摆放其他顶层数字单元；
根据时序建立时钟树；
对各电路中的器件进行绕线，并对顶层电路进行验证。
2.根据权利要求1所述的三模冗余电路的版图设计方法，其特征在于：设定所述第一三模冗余电路中三路电路的单元摆放区域的步骤进一步包括：
将所述第一三模冗余电路中的各个单元按照时序进行初步摆放；
找出所述第一三模冗余电路中一路的单元摆放位置，抓取属于该路的所有单元；
给抓取的所有单元打上第一设定摆放区域的标识；
分别找出所述第一三模冗余电路中其余两路的单元摆放位置，分别抓取属于该两路的所有单元，并分别打上第二设定摆放区域及第三设定摆放区域的标识。
3.根据权利要求1所述的三模冗余电路的版图设计方法，其特征在于：所述三模冗余电路的版图设计方法还包括：在输入时序设置文件及库文件前，将底层模块单独摆放、优化和布线后进行固化，将所述底层模块作为宏单元进行摆放；在摆放单元前对时序进行检查，若时序正确则执行下一步，若时序错误则更新顶层布局规划，直至时序正确。
4.根据权利要求3所述的三模冗余电路的版图设计方法，其特征在于：所述底层模块的固化进一步包括：根据时序摆放底层模块中的各单元，针对所述底层模块建立时钟树，并对时序进行分析优化，优化结束后绕线，对所述底层模块进行固化。
5.根据权利要求3或4所述的三模冗余电路的版图设计方法，其特征在于：所述底层模块为第二三模冗余电路，所述第二三模冗余电路的摆放进一步包括：将所述第二三模冗余电路中的各个单元按照时序进行初步摆放；找出所述第二三模冗余电路中一路的单元摆放位置，抓取属于该路的所有单元；给抓取的所有单元打上第四设定摆放区域的标识；以同样的方法对其余两路的单元分别打上第五设定摆放区域及第六设定摆放区域的标识；按照设定的位置摆放所述第二三模冗余电路中三路电路中的各单元。
6.根据权利要求5所述的三模冗余电路的版图设计方法，其特征在于：所述三模冗余电路的版图设计方法进一步包括：删除对所述第一三模冗余电路中各单元的摆放区域的设定和对所述第一三模冗余电路中各单元摆放的步骤。
7.根据权利要求1所述的三模冗余电路的版图设计方法，其特征在于：所述时序设置文件通过电路仿真获取。
8.根据权利要求1所述的三模冗余电路的版图设计方法，其特征在于：所述库文件包括寄生参数库、普通时序库、物理库或工艺技术文件。
9.根据权利要求1所述的三模冗余电路的版图设计方法，其特征在于：所述宏单元包括模拟单元及存储单元。
10.根据权利要求1所述的三模冗余电路的版图设计方法，其特征在于：所述时钟树包括保持时钟、建立时钟。
11.根据权利要求1所述的三模冗余电路的版图设计方法，其特征在于：绕线的步骤进一步包括：模拟电路绕线、时钟绕线及全局绕线中的一种或几种。
12.根据权利要求1所述的三模冗余电路的版图设计方法，其特征在于：对顶层电路的验证包括：功能验证、时序验证及物理验证中的一种或几种。
13.根据权利要求1所述的三模冗余电路的版图设计方法，其特征在于：验证结束后生成流片数据。
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