CN109408839A - 一种通过局部冗余减少敏感配置比特的抗辐射容错fpga电路设计方法 - Google Patents

一种通过局部冗余减少敏感配置比特的抗辐射容错fpga电路设计方法 Download PDF

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Abstract

本发明属于集成电路领域，涉及一种通过局部冗余减少敏感配置比特的抗辐射容错FPGA电路设计方法。本发明根据FPGA所配置电路中对辐射错误敏感的互连配置比特和逻辑功能配置比特的数量，计算FPGA所配置电路的故障概率。采用传统FPGA布局布线算法，在满足面积时序等约束条件下，以此故障概率为目标函数，寻找故障概率最小的布局布线解，如果布局布线后的FPGA配置电路故障概率大于预先要求的故障率，则以逐渐扩大的方式对局部电路模块进行三模冗余配置并重新布局布线，直到新配置电路的故障概率小于预先要求的故障率为止。本发明可减少FPGA中对辐射错误敏感的逻辑功能配置比特和互连配置比特数量，从而降低故障概率，与传统的三模冗余方案相比，可以较小的面积和功耗开销，实现低于预定故障率的FPGA电路。

Description

一种通过局部冗余减少敏感配置比特的抗辐射容错FPGA电路 设计方法
技术领域
本发明属于集成电路领域，涉及一种用于FPGA的抗辐射容错电路设计方法，具体涉及一种通过局部冗余减少敏感配置比特的抗辐射容错FPGA电路设计方法。
背景技术
现有技术公开了，随着工艺尺寸的减少，芯片里的集成电路在高层太空或近地球空间越来越容易受到重粒子或质子辐射影响而产生错误。研究显示，辐射如果发生在SRAM(静态随机存储器)等存储单元的存储节点，可能直接导致存储单元存储错误数值，产生单粒子翻转事件；辐射如果发生在组合电路节点，可能引起单粒子瞬态脉冲，改变电路节点的逻辑状态；所述单粒子瞬态脉冲引起的错误值传导到存储器会也可能被捕捉存储，产生单粒子翻转事件。所以单粒子翻转事件会改变SRAM等存储器存储的逻辑状态，可能造成整体电路功能错误。可编程逻辑器件FPGA(现场可编程门阵列)含有大量SRAM单元存储逻辑功能和互连配置信息，因而FPGA配置信息可能受辐射影响出现错误，因此，有关抗辐射容错FPGA电路设计方法的提出被业内认为是需要的。
研究公开了抗辐射容错FPGA电路设计方法主要包含多模冗余、纠错码、抗辐射加固技术等，其中，多模冗余方法以三模冗余技术为代表，使用冗余电路模块和多数表决电路屏蔽错误电路模块的输出；纠错码方法以汉明码为代表，通过计算编码的校验值，定位错误比特的位置，然后通过对错误比特取反来纠错，但采用三模冗余和纠错码会带来较大的面积开销；抗辐射加固技术以SRAM-tct为代表，在FPGA中基本SRAM存储单元结构的基础上增加额外晶体管和电容，增强敏感节点的抗辐射能力，但这可能会降低配置数据写入FPGA的速度。
与本发明相关的参考文献有：
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发明内容
本发明的目的是基于现有技术的现状，针对FPGA，提出一种通过局部冗余减少敏感配置比特的抗辐射容错FPGA电路设计方法。
具体而言，本发明根据FPGA所配置电路中对辐射错误敏感的互连配置比特和逻辑功能配置比特的数量，计算FPGA所配置电路的故障概率；如果该概率大于预先要求的故障率，则对局部电路模块进行三模冗余配置，这些被三模冗余配置的电路模块的互连配置比特和逻辑功能配置比特不再是敏感配置比特，从而降低电路故障概率；然后，计算新电路的故障概率，再与预先要求的故障率比较，对局部电路模块的三模冗余配置逐渐扩大，直到新配置电路的故障概率小于预先要求的故障率为止。
更具体的，本发明的抗辐射容错FPGA电路设计方法，其包含了三个步骤，下面分别加以详述。
步骤1：采用传统FPGA电路设计方法实现所需电路，
传统FPGA中包含大量逻辑功能配置单元和互连配置单元，每个逻辑功能配置单元包含多路选择器和存储可选内容的存储单元，当用户通过原理图或硬件描述语言描述了一个逻辑电路以后，传统FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果作为配置比特事先写入逻辑功能配置单元中存储可选内容的存储单元里,由此，每输入一个信号进行逻辑运算就等于输入到多路选择器中去选择对应的内容，然后输出即可；例如，图1是一个传统的4输入逻辑功能配置单元示意图，其中M1-M15是2选1多路选择器，M1-M15相连构成一个4选1多路选择器，I1-I4是这个4选1多路选择器的输入端，O1是输出端，C1-C16是存储单元，存储事先写入的配置比特，即该4选1多路选择器的可选内容；通过事先写入配置比特C1-C16，图1所示逻辑功能配置单元可实现预定的4输入单输出组合逻辑吗，其中，当输入端I3-I4永远置为0时，该多路选择器变成一个I1-I2作为输入端，O1作为输出端，C1-C4作为有效配置比特的2输入逻辑功能配置单元；同理，当输入端I2-I4永远置为0时，该多路选择器变成一个I1作为输入端，O1作为输出端，C1-C2作为有效配置比特的单输入逻辑功能配置单元；当输入端I4永远置为0时，该多路选择器变成一个I1-I3作为输入端，O1作为输出端，C1-C8作为有效配置比特的3输入逻辑功能配置单元；
通过配置互连配置单元，可将多个逻辑功能配置单元连接起来，以实现更复杂的逻辑功能，例如，图2是一个互连配置单元示意图，其中I1-I4是互连配置单元输入端，可连接多个逻辑功能配置单元输出端或者其它互连配置单元输出端，O1是互连配置单元输出端可连接其它逻辑功能配置单元输入端或者其它互连配置单元输入端，C1-C4存储配置比特，当其值为1时，相连的NMOS(Negative channel Metal Oxide Semiconductor)晶体管导通，相应的互连配置单元输入端与互连配置单元输出端连接，当其值为0时，相连的NMOS晶体管关闭，相应的互连配置单元输入端与互连配置单元输出端断开，例如，当C1值为1，C2-C4值为0时，NMOS晶体管N1导通，NMOS晶体管N2-N4关闭，所以I1可与O1连接，而I2-I4与O1断开，当互连配置单元输入端I1值为1时，反相器INV1输出O2值为0，PMOS(Positive channelMetal Oxide Semiconductor)晶体管P1导通，电源Vdd充电加强A1值1，从而强化反相器输出O2值0，再经反相器INV2输出1，当互连配置单元输入端I1值为0时，反相器INV1输出O2值为1，PMOS晶体管P1断开，电源Vdd不会充电A1，O2值1经反相器INV2输出0；因此，配置单元输入端I1与输出端O1实现互连；
当用户通过原理图或硬件描述语言描述了一个逻辑电路以后，传统FPGA开发软件会自动计算确定各个逻辑功能配置单元和互连配置单元的配置比特值，当配置比特下载到FPGA中后，各逻辑功能配置单元可实现预定逻辑功能，各互连配置单元可将多个逻辑功能配置单元连接起来，实现预定的逻辑电路；
步骤2：计算FPGA所配置电路的故障概率，
如果用一个j输入逻辑功能配置单元实现i(i≤j)输入逻辑功能，则对辐射错误敏感的配置比特数量是2i。例如，如果用图1所示4输入逻辑功能配置单元实现I1、I2作为输入端的2输入逻辑电路，则对辐射错误敏感的配置比特为C1-C4，其数量为22＝4，其它配置比特C5-C16如果出错，不会影响输出O1的值，是不敏感配置比特。
对于互连配置单元，如果正常值为1的配置比特出现错误变成0，则有50％的几率导致互连配置单元输出端值出现错误，如果正常值为0的配置比特出现错误变成1，则有25％的几率导致互连配置单元输出端值出现错误。例如，在图2所示的互连配置单元中，假设配置比特C1值为1，其它配置比特C2-C4值为0，则输入端I1与输出端O1连接，其它输入端I2-I4与输出端O1断开。如果I1正常值为1，则反相器INV1输出O2值为0，PMOS晶体管P1导通，电源Vdd充电加强A1值1，从而强化反相器输出O2值0，再经反相器INV2输出1。如果C1值出现错误变成0，由于NMOS晶体管N1-N4关闭，均为高阻态，而PMOS晶体管P1仍然导通，为低阻态，所以A1值仍为1，则互连配置单元输出端O1值仍为正确值1。如果I1正常值为0，反相器INV1输出O2值为1，PMOS晶体管P1断开，电源Vdd不会充电A1，O2值1经反相器INV2输出0。如果C1值出现错误变成0，虽然此时NMOS晶体管N1-N4和PMOS晶体管P1都关闭，均为高阻态，但NMOS晶体管N1-N4总体阻值远大于PMOS晶体管P1阻值，所以A1值变为1，则反相器INV1输出O2值变为0，PMOS晶体管P1导通，电源Vdd充电加强A1值1，从而强化反相器输出O2值0，导致反相器INV2输出值变为错误值1，因此，如果正常值为1的配置比特出现错误变成0，则当该配置比特控制的互连配置单元输入端值为1，互连配置单元输出端仍能保持正确值1，当该配置比特控制的互连配置单元输入端值为0，互连配置单元输出端会出现错误值1，所以平均而言，互连配置单元输出端值有50％的几率出现错误；在图2所示的互连配置单元中，假设配置比特C1值为1，其它配置比特C2-C4值为0，则输入端I1与输出端O1连接，其它输入端I2-I4与输出端O1断开；如果I1正常值为1，则反相器INV1输出O2值为0，PMOS晶体管P1导通，电源Vdd充电加强A1值1，从而强化反相器输出O2值0，再经反相器INV2输出，使O1值为1；如果C2值出现错误变成1，则输入端I2也与输出端O1连接，此时，如果I2值为1，I2值1传导到O1，加强O1正确值1，所以互连配置单元输出端O1值仍为正确值1；如果I2值为0，I2值0传导到A1，但由于PMOS晶体管P1仍然导通，电源Vdd充电A1，使A1值仍然维持1，所以互连配置单元输出端O1值仍为正确值1；如果I1正常值为0，反相器INV1输出O2值为1，PMOS晶体管P1断开，电源Vdd不会充电A1，O2值1经反相器INV2输出，使O1值为0；如果C2值出现错误变成1，则输入端I2也与输出端O1连接，此时，如果I2值为0，I2值0传导到O1，加强O1正确值0，所以互连配置单元输出端O1值仍为正确值0；如果I2值为1，I2值1传导到A1，由于PMOS晶体管P1仍然断开，A1值变成1，反相器INV1输出O2值变成0，PMOS晶体管P1开始导通，电源Vdd开始充电加强A1值1，从而强化反相器输出O2值0，导致反相器INV2输出端O1值变为错误值1；因此，如果正常值为0的配置比特出现错误变成1，则当正常值为0的配置比特控制的互连配置单元输入端与正常值为1的配置比特控制的互连配置单元输入端值均为1，互连配置单元输出端仍能保持正确值1；当正常值为0的配置比特控制的互连配置单元输入端与正常值为1的配置比特控制的互连配置单元输入端值均为0，互连配置单元输出端仍能保持正确值0；当正常值为1的配置比特控制的互连配置单元输入端值为1，正常值为0的配置比特控制的互连配置单元输入端值为0，互连配置单元输出端会仍能保持正确值1；但当正常值为1的配置比特控制的互连配置单元输入端值为0，正常值为0的配置比特控制的互连配置单元输入端值为1，互连配置单元输出端会变成错误值1，所以平均而言，如果正常值为0的配置比特出现错误变成1，则有25％的几率导致互连配置单元输出端值出现错误；
FPGA所配置电路的故障概率Pf可用等式(1)计算：
传统FPGA中包含输入端数量不同的互连配置单元，如4输入互连配置单元、6输入互连配置单元等，等式(1)中，FPGA里不同输入端数量的互连配置单元有m种，Cui是第i种被使用的互连配置单元数量；若第i种被使用的互连配置单元是图2所示的互连配置单元，则Cui是被使用的4输入互连配置单元数量；Pon是正常值为1的配置比特出现错误变成0，导致互连配置单元输出端值出现错误的几率，Cui×Pon是第i种被使用的互连配置单元中，对辐射错误敏感的正常值为1的配置比特数量；Poff是正常值为0的配置比特出现错误变成1，导致互连配置单元输出端值出现错误的几率，Bi是第i种被使用的互连配置单元中输入端的数量，Cui×(Bi-1)×Poff是第i种被使用的互连配置单元中，对辐射错误敏感的正常值为0的配置比特数量；传统FPGA中逻辑功能配置单元输入端数量一般都是相同的，如6输入逻辑功能配置单元，但它所实现的逻辑电路输入端数量可以比逻辑功能配置单元输入端数量少，如可用6输入逻辑功能配置单元实现一个2输入、3输入、4输入、5输入直到6输入的逻辑电路。等式(1)中，逻辑功能配置单元的输入端数量是n，Luj是实现j输入逻辑电路的逻辑功能配置单元数量，一个j输入逻辑电路对辐射错误敏感的配置比特数量是2j，Luj×2j是实现j输入逻辑电路的逻辑功能配置单元中对辐射错误敏感的配置比特数量。Ci是FPGA中第i种互连配置单元数量，Ci×Bi是第i种互连配置单元中配置比特总数。L是FPGA中逻辑功能配置单元总数，L×2n是逻辑功能配置单元中配置比特总数。
按照前述分析，Pon是0.5，Poff是0.25，所以等式(1)可变为等式(2)。
步骤3：采用传统FPGA布局布线算法，在满足面积时序等约束条件下，以步骤2中故障概率Pf为目标函数，寻找故障概率最小的布局布线解，如果布局布线后的FPGA配置电路故障概率仍然大于预先要求的故障率，则对局部电路模块进行三模冗余配置并重新布局布线，直到新配置电路的故障概率小于预先要求的故障率为止，
步骤3.1：采用以VPR为代表的传统FPGA布局布线算法，在满足预定的面积时序等约束条件下，以步骤2中等式(2)所表示的故障概率Pf作为目标函数，寻找故障概率最小的布局布线解，然后进入步骤3.2；
步骤3.2：按照步骤2中等式(2)，计算FPGA所配置电路的故障概率，如果该概率仍然大于预先要求的故障率，则对局部电路模块进行三模冗余配置，这些被三模冗余配置的电路模块的互连配置比特和逻辑功能配置比特不再是敏感配置比特，从而降低电路故障概率，接着采用以VPR[5]为代表的传统FPGA布局布线算法，在满足预定的面积时序等约束条件下，以步骤2中等式(2)所表示的故障概率Pf作为目标函数，再次寻找故障概率最小的布局布线解，然后进入步骤3.3；
步骤3.3：计算新配置电路的故障概率，再与预先要求的故障率比较，如果该概率仍然大于预先要求的故障率，则回到步骤3.2，对局部电路模块的三模冗余配置逐渐扩大并重新布局布线，直到新配置电路的故障概率小于预先要求的故障率为止。
本发明具有以下优点：
本发明可减少FPGA中对辐射错误敏感的逻辑功能配置比特和互连配置比特数量，从而降低故障概率，与传统的三模冗余方案相比，可以较小的面积和功耗开销，实现低于预定故障率的FPGA电路。
附图说明：
图1为传统FPGA中一种4输入单输出逻辑功能配置单元的电路结构示意图。
图2为传统FPGA中一种4输入单输出互连配置单元的电路结构示意图。
具体实施方式
实施例1测试实验结果
本实施例实验中，首先采用传统标准的FPGA电路设计方法实现6个无抗辐射能力的基准测试电路bigkey,dsip,S38417,S13207.1,S15850.1,S38584.1，然后再用三模冗余方案和本发明方法分别实现这些基准测试电路，使之具有抗辐射能力，要求电路故障率小于5％；分别对这些采用不同方案实现的基准测试电路随机辐射10000次，测试所得的实际故障率、面积和功耗平均值如表1所示，表1中的面积和功耗经过了归一化处理，其数值是相对于本发明方案所实现电路的面积和功耗的倍数。从表1可以看出，本发明与三模冗余方案的电路实际故障率都较少而且相当，低于预先要求的故障率，但本发明的面积和功耗比三模冗余方案的面积和功耗小的比较多。
表1面积、功耗和抗辐射能力比较

Claims (3)

1.一种通过局部冗余减少敏感配置比特的抗辐射容错FPGA电路设计方法，其特征在于，其包括述步骤：
步骤1：采用传统FPGA电路设计方法实现所需电路；
步骤2：计算FPGA所配置电路的故障概率；
步骤3：采用传统FPGA布局布线算法，在满足面积时序约束条件下，以步骤2中故障概率Pf为目标函数，寻找故障概率最小的布局布线解；如果布局布线后的FPGA配置电路故障概率仍然大于预先要求的故障率，则对局部电路模块进行三模冗余配置并重新布局布线，直到新配置电路的故障概率小于预先要求的故障率为止。
2.按权利要求1所述的方法，其特征在于，所述的步骤2)中，FPGA所配置电路的故障概率Pf采用等式(1)计算；
等式(1)中，FPGA里不同输入端数量的互连配置单元有m种，Cui是第i种被使用的互连配置单元数量；若第i种被使用的互连配置单元是图2所示的互连配置单元，则Cui是被使用的4输入互连配置单元数量；Pon是正常值为1的配置比特出现错误变成0，导致互连配置单元输出端值出现错误的几率，Cui×Pon是第i种被使用的互连配置单元中，对辐射错误敏感的正常值为1的配置比特数量；Poff是正常值为0的配置比特出现错误变成1，导致互连配置单元输出端值出现错误的几率，Bi是第i种被使用的互连配置单元中输入端的数量，Cui×(Bi-1)×Poff是第i种被使用的互连配置单元中，对辐射错误敏感的正常值为0的配置比特数量；
等式(1)中，逻辑功能配置单元的输入端数量是n，Luj是实现j输入逻辑电路的逻辑功能配置单元数量，一个j输入逻辑电路对辐射错误敏感的配置比特数量是2j，Luj×2j是实现j输入逻辑电路的逻辑功能配置单元中对辐射错误敏感的配置比特数量。Ci是FPGA中第i种互连配置单元数量，Ci×Bi是第i种互连配置单元中配置比特总数；L是FPGA中逻辑功能配置单元总数，L×2n是逻辑功能配置单元中配置比特总数；
对于互连配置单元，如果正常值为1的配置比特出现错误变成0，则有50％的几率导致互连配置单元输出端值出现错误，如果正常值为0的配置比特出现错误变成1，则有25％的几率导致互连配置单元输出端值出现错误，也即，等式(1)中Pon可设置为0.5，Poff可设置为0.25，所以等式(1)可变为等式(2)，
3.按权利要求1所述的方法，其特征在于，所述的步骤3)中包括：
步骤3.1：采用传统FPGA布局布线算法，在满足预定的面积时序约束条件下，以步骤2中等式(2)所表示的故障概率Pf作为目标函数，寻找故障概率最小的布局布线解，然后进入步骤3.2；
步骤3.2：按照步骤2中等式(2)，计算FPGA所配置电路的故障概率，如果该概率仍然大于预先要求的故障率，则对局部电路模块进行三模冗余配置，该些被三模冗余配置的电路模块的互连配置比特和逻辑功能配置比特不再是敏感配置比特，从而降低电路故障概率；接着采用传统FPGA布局布线算法，在满足预定的面积时序约束条件下，以步骤2中等式(2)所示的故障概率Pf作为目标函数，再次寻找故障概率最小的布局布线解，然后进入步骤3.3；
步骤3.3：计算新配置电路的故障概率，再与预先要求的故障率比较；如果该概率仍然大于预先要求的故障率，则回到步骤3.2，对局部电路模块的三模冗余配置逐渐扩大并重新布局布线，直到新配置电路的故障概率小于预先要求的故障率为止。
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