CN105574270A - 一种抗单粒子加固电路单元布局布线方法 - Google Patents

Abstract

本发明公开了一种抗单粒子加固电路单元布局布线方法，首先按照单粒子敏感节点的分离要求，对抗单粒子加固电路进行原理图模块拆分，对各个底层原理图模块进行版图设计，然后在保证敏感节点之间分离距离满足抗单粒子加固要求的前提下进行布局，单元布局完成之后基于敏感节点分离的布局版图和通过检查的各模块的连线关系进行版图布线，经版图设计规则验证、版图与原理图一致性验证后，完成抗单粒子加固电路单元的布局布线。本发明解决了抗单粒子加固电路在版图实现过程中的困难，提高了抗单粒子加固单元电路版图设计的可靠性和效率。

Description

一种抗单粒子加固电路单元布局布线方法

技术领域

本发明涉及一种单元版图布局布线方法，尤其涉及一种抗单粒子加固电路单元布局布线方法，属于抗辐照设计技术领域。

背景技术

高能质子或高能中子撞击原子核产生的辐射以及宇宙射线中的重核粒子都能引起电路状态的改变，如组合逻辑中的瞬变、存储类单元的位翻转等，这种效应是单个粒子作用的结果，通常称为单粒子效应。

随着集成电路制造工艺的特征尺寸进一步缩小，器件尺寸的减小伴随着节点电容的降低，电路发生单粒子翻转(即从0变为1或1变为0)所需要的临界电荷变得极低。对于65纳米工艺，电路翻转的临界电荷Qcrit<20fC，相当于翻转的阈值LET低于1MeV·cm2/mg。如此低的翻转阈值使得低LET的粒子甚至质子、中子都能够轻易造成电路翻转，单粒子效应对电路的影响更加凸显。特别是，器件翻转的临界电荷降低，伴随着器件间距的缩小，最直接的影响就是单粒子多节点/多位/多单元翻转(MNU/MBU/MCU)极易发生。对于纳米级集成电路，单个粒子造成多个相邻节点同时翻转的几率大增，电荷共享和寄生双极效应使多节点翻转问题变得更加严重。

根据单粒子效应的敏感性分析，非加固锁存器单元电路，其数据、时钟、复位信号和置位信号都是单粒子敏感信号，存储体内部的节点也对单粒子十分敏感，每逻辑功能电路中存在多个敏感节点，抗多节点/多位/多单元单粒子翻转需要将这些众多敏感节点物理分离。在对这些敏感电路采用时间滤波、空间冗余等多种抗单粒子加固方法进行抗单粒子加固的同时，还需考虑电路中敏感节点的物理分离，使得抗单粒子加固单元电路的版图设计异常复杂。以时序单元为例，单个单元的晶体管数已经达到近200个，并且在版图布局阶段还要遵循抗单粒子多节点翻转的加固准则，并且单元的布线层已达到三层以上，使得电路设计难度、复杂度进一步加大，传统的全定制版图设计方法已经不能满足抗单粒子加固电路的设计需求。

发明内容

本发明的技术解决问题是:克服现有技术的不足，提供一种抗单粒子加固电路单元布局布线方法，解决了复杂抗单粒子加固单元电路版图实现困难的问题，提高了电路版图的设计效率和可靠性。

本发明的解决方案是：

一种抗单粒子加固电路单元布局布线方法，包括如下步骤：

(1)原理图模块化：根据抗单粒子加固电路中敏感节点的分离要求，将抗单粒子加固电路原理图进行模块化，即拆分成若干具有输入输出端口的模块，模块间的连线关系与被拆分电路保持一致；

(2)原理图模块化拆分一致性检查：将步骤(1)实现的模块化原理图与被拆分的进行单粒子加固电路进行原理图一致性检查，若检查结果不一致，则重新核对并修改模块化原理图，直至通过检查；

(3)对步骤(2)中模块化的原理图，进行版图设计；

(4)模块版图检查：对步骤(3)实现的每个模块版图进行设计规则检查和版图原理图一致性检查，若未通过检查，则需要核对并修改模块版图设计，直至通过检查；

(5)模块版图布局：根据抗单粒子加固电路中敏感节点的分离要求，对步骤(4)所获得的通过检查的模块版图进行布局，敏感模块间的分离距离大于特定间距L，获得完成敏感节点分离的布局版图；

(6)模块版图布线：根据(5)步骤所获得的完成敏感节点分离的布局版图和步骤(2)中获得的通过检查的各模块的连线关系，进行模块间的布线，完成布局布线的模块化版图；

(7)模块化布局布线检查：对步骤(6)形成的完成布局布线的模块化版图进行设计规则检查和版图原理图一致性检查，若未通过检查，则需要核对并修改模块布线设计，直至通过检查，完成抗单粒子加固电路单元的布局布线。

L取决于特定制造工艺下单个粒子能在电路中造成影响的物理尺寸D，L大于或等于D。

进行模块版图布线过程中，所述的布线方式可采取手动布线，也可采取基于模块化版图的自动布线。

步骤(1)所述原理图模块化的具体实现方式如下：

(a)按照敏感节点的分布，将整体电路拆分成大于或者等于敏感节点个数的模块，每个模块仅能包含一个敏感节点；

(b)划分隔离模块，所述隔离模块为未包含敏感节点的模块，隔离模块用于在模块版图布局时填充至包含敏感节点的模块中间，可实现抗单粒子加固电路中敏感节点的有效分离；

(c)根据各模块中的电路，整理用于保证连接关系的管脚；

(d)按照电路的级连关系，定义管脚输入输出属性，通过管脚连接，实现互连的原理图模块化。

本发明与现有技术相比的优点在于：

(1)本发明相对于传统的全定制单元电路设计方法，打破了传统的全定制单元电路设计方法，按照不同功能模块以及敏感节点的分布，将抗单粒子加固单元电路拆分为多个具有输入输出端口的模块，将这些原理图模块的重新互连，生成模块化抗单粒子加固电路，并对各个原理图模块分别进行版图设计，形成抗单粒子加固电路的底层版图单元库，只需直接调用底层版图单元库中的版图单元，即可实现晶体管的精确版图定位，完成每敏感节点分离的版图布局，解决了复杂抗单粒子加固单元电路版图实现困难的问题，提高了电路版图的设计效率和可靠性。

(2)本发明采用了模块化的版图设计流程，原电路中各个敏感节点分布到各个底层模块版图中，可在对各个底层模块版图布局的过程中将这些容易受到单粒子影响的底层模块版图间隔一定的距离L，使各个模块中的敏感节点间距满足抗单粒子加固要求，增强了电路抗辐射加固的效果，进一步提高了整体电路的抗单粒子效应的能力。

(3)本发明的单元的连线可以按照模块化抗单粒子加固电路的连接关系对布局后的版图进行自动布线，更适用于具有复杂连线特点的单元设计，布线后即可完成抗单粒子加固电路的版图设计，极大提升了抗辐射加固电路的设计效率。

附图说明

图1为本发明抗单粒子加固电路单元布局布线方法流程图；

图2为本发明实施例中抗单粒子锁存器单元电路示意图；

图3为本发明实施例中模块化抗单粒子锁存器单元电路原理图；

图4为本发明实施例中抗单粒子敏感节点间距示意图；

图5为本发明实施例中抗单粒子加固锁存器单元版图布局示意图。

具体实施方式

下面结合附图对本发明的工作过程作进一步解释。

如图1所示，一种抗单粒子加固电路单元布局布线方法，包括如下步骤：

(1)原理图模块化：根据抗单粒子加固电路中敏感节点的分离要求，将抗单粒子加固电路原理图进行模块化，即拆分成若干具有输入输出端口的模块，模块间的连线关系与被拆分电路保持一致；

原理图模块化的具体实现方式如下：

(a)按照敏感节点的分布，将整体电路拆分成大于或者等于敏感节点个数的模块，每个模块仅能包含一个敏感节点；

(b)划分隔离模块，所述隔离模块为未包含敏感节点的模块，隔离模块用于在模块版图布局时填充至包含敏感节点的模块中间，可实现抗单粒子加固电路中敏感节点的有效分离；

(c)根据各模块中的电路，整理用于保证连接关系的管脚；

(d)按照电路的级连关系，定义管脚输入输出属性，通过管脚连接，实现互连的原理图模块化。

(2)原理图模块化拆分一致性检查：将步骤(1)实现的模块化原理图与被拆分的进行单粒子加固电路进行原理图一致性检查，若检查结果不一致，则重新核对并修改模块化原理图，直至通过检查；

(3)对步骤(2)中模块化的原理图，进行版图设计；

(4)对步骤(3)实现的每个模块版图进行设计规则检查和版图原理图一致性检查，若未通过检查，则需要核对并修改模块版图设计，直至通过检查；

(5)模块版图布局：根据抗单粒子加固电路中敏感节点的分离要求，对步骤(4)所获得的通过检查的模块版图进行布局，敏感模块间的分离距离大于特定间距L，获得完成敏感节点分离的布局版图；其中L取决于特定制造工艺下单个粒子能在电路中造成影响的物理尺寸D，L大于或等于D。

进行模块版图布线过程中，所述的布线方式可采取手动布线，也可采取基于模块化版图的自动布线。

(6)模块版图布线：根据(5)步骤所获得的完成敏感节点分离的布局版图和步骤(2)中获得的通过检查的各模块的连线关系，进行模块间的布线，完成布局布线的模块化版图；

(7)模块化布局布线检查：对步骤(6)形成的完成布局布线的模块化版图进行设计规则检查和版图原理图一致性检查，若未通过检查，则需要核对并修改模块布线设计，直至通过检查，完成抗单粒子加固电路单元的布局布线。

下面以图2抗单粒子加固锁存器电路为例，说明本发明的具体实施过程。

如图2所示，一种抗单粒子加固锁存器电路。首先，按照抗单粒子加固技术的设计要求，图2中PMOS管51漏端ENN2、PMOS管53漏端ENN1、PMOS管29漏端S1、PMOS管32漏端S2、PMOS管35漏端S3、PMOS管38漏端S4均为单粒子敏感节点。按照以上敏感节点的分布，将图2抗单粒子加固锁存器电路拆分为8个模块：

将Buffer电路和PMOS管45、NMOS管46、PMOS管51、NMOS管52组成的冗余单元拆分为E_A模块211；

将PMOS管47、PMOS管48、NMOS管49、NMOS管49、PMOS管53、NMOS管54拆分为E_B模块212；

将PMOS管21、NMOS管30划分为D11模块213；

同时为了减少拆分模块的次数，将PMOS管21、PMOS管22、NMOS管23、NMOS管24、PMOS管31、PMOS管32、NMOS管33、NMOS管34共同拆分为D12模块214；

将PMOS管21、NMOS管30拆分为D13模块215；

将PMOS管25、PMOS管26、NMOS管27、NMOS管28、PMOS管37、PMOS管38、NMOS管39、NMOS管40共同拆分为D14模块216；

输出端PMOS管43、PMOS管44拆分为模块Inv1；将PMOS管41、PMOS管42拆分为模块Inv2。

在模块拆分过程中会产生一些用于保证连接关系的PIN，E_A模块211拆分后，产生PINC1、ENN1、EN1，E_B模块212拆分后，产生PINE、C1、EN2、ENN2，D11模块213拆分后产生PINC2、C3、C4、EN2、ENN2，D12模块214拆分后产生PINEN1、ENN1、C2、C3、C5，D13模块215拆分后产生PINC2、C4、C5，D14模块216拆分后产生PINC3、C4、C5，Inv1模块217拆分后产生PINC2、Out1，Inv2模块218拆分后产生PINC5、Out2。各个原理图的模块拆分完成之后，定义输入输出管脚，制作可实现互连的原理图模块(symbol)。E_A模块211对应symbolE_A(311)，E_B模块对应symbolE_B(312)，D11模块213对应symbolD11(313)，D12模块214对应symbolD12(314)，D13模块215对应symbolD13(315)，D14模块216对应symbolD14(316),Inv1模块217对应symbolInv1(317),Inv2模块218对应symbol

完成各个原理图模块设计之后，开始进行模块化抗单粒子加固电路原理图设计。按照图2抗单粒子加固锁存器电路的8个模块的连接关系，将拆分后的8个symbol进行连接，连接过程中将symbol的对应PIN连接到一起，可以保证连接关系与图2抗单粒子加固锁存器一致，图3为连接后的模块化抗单粒子加固锁存器电路原理图。利用MentorGraphics公司的CalibreLVS验证工具对图3模块化抗单粒子加固锁存器与图2抗单粒子加固锁存器电路进行原理图一致性检查，保证图3模块化抗单粒子加固锁存器电路与图2抗单粒子加固锁存器电路连接关系一致。

图3模块化抗单粒子加固锁存器电路与图2抗单粒子加固锁存器电路原理图一致性验证通过之后，可以确认原理图模块的拆分以及PIN的命名正确，进行各个底层模块的版图设计，版图设计过程中要严格遵循标准单元的设计原则，在满足基本数字电路版图设计规则的同时，对于底层模块版图的设计还要遵守以下常用规则，由版图设计经验所给出的软性规则和必须遵循的设计规则两类规则构成：

(1)电源轨道设计在版图的最顶部和底部，电源轨道的宽度要足够宽，且宽度固定。

(2)底层模块版图的单元高度需要固定，高度需要定义为1Track的整数倍，以便最大限度的利用版图资源。其中1Track＝Metalone最小宽度+Metalone最小间距。

(3)底层模块版图的宽度为格点Pitch的整数倍。其中Pitch＝上层金属线(Metal2、3、4……)最小宽度+最小间距。

(4)底层模块版图的输入输出PIN在版图中放置的位置要遵循(X+1/2)*Pitch。

(5)底层模块版图尽可能使用下层金属连线，为顶层版图布线预留充分的布线资源。

(6)底层模块版图的边界处间距要满足SpecialDesignRule规则的要求，SpecialDesignRule对于Metal到单元边界的要求为DesignRule的一半。保证底层模块版图在布局拼接时能够满足DesignRule的要求。

完成底层模块版图的设计之后，利用CadenceIC615的SchematicXL打开图3模块化抗单粒子加固锁存器原理图，启动LayoutGXL,通过IC615LayoutGXL的generate功能，调用图3抗单粒子加固锁存器的8个底层模块版图，软件会将该8个底层模块版图平铺在新建的版图窗口中，开始对底层模块版图进行布局，布局过程中需要考虑各个模块、各个敏感节点之间的距离问题。为了防止电路中相互敏感的节点同时受到单粒子的影响，布局过程中将含有敏感节点的模块间隔一定的距离。图4中定义敏感节点间距为MOS管漏端之间的距离L，版图B1(411)、B2(412)、B3(413)表示3个具有敏感节点的底层模块版图，B1(411)、B2(412)、B3(413)相互之间都是敏感的，为了满足抗单粒子的性能要求，在布局过程中要保障B1(411)、B2(412)、B3(413)三个底层模块版图的敏感节点即对应MOS管漏端之间的距离L1、L2、L3均需要满足L≥M的要求。在综合考虑版图面积的前提下，M值越大越好，较大M值可更好的保证敏感节点不会同时受到单粒子的影响。假如某工艺尺寸下单个粒子能在电路中造成影响的物理尺寸D为2.5um，要求敏感节点间距L≥2.5um，即在对底层模块版图进行布局时，需要保证各个敏感节点之间的距离大于2.5um

按照以上所述敏感节点间距的要求，对图3中各个模块对应的底层模块版图进行布局，由于底层模块版图是按照标准单元的设计标准进行设计的，单元高度、宽度均固定，电源轨道的宽度、位置也固定，在考虑敏感节点距离的前提下，只需将各个底层模块版图拼接在一起即可。图2抗单粒子加固锁存器共拆分为8个模块，有8个底层模块版图，将其按照图5布局为单倍高单元。对于更加复杂的抗单粒子加固电路，如果布线资源有限，且底层模块版图数量较多，可考虑将底层模块版图布局为双倍高或三倍高单元高度。布局过程中，由于考虑了敏感节点之间的距离，某些底层模块版图之间需要添加FILLER填充单元进行填充，也可利用不含有敏感节点的底层模块版图进行隔离。图5所示的抗单粒子加固锁存器布局示意图中，保证了底层模块E_A、E_B、D11、D12、D13、D14中敏感节点的距离L≥M，调用了FILLER单元填充D12和D13之间的空白部分。Q和QN中不含敏感节点，所以Q用于隔离D11和D13，QN用于隔离D11和D14。该布局保证了各个单粒子敏感节点之间的距离满足抗单粒子性能的要求。

完成布局之后，利用Cadence公司的IC615的AutomaticRouting自动布线功能，完成最终版图的布线。利用MentorGraphics公司的calibreDRC、LVS分别对版图进行设计规则检查、版图一致性检查，验证通过后完成抗单粒子加固锁存器的单元布局布线。

本发明未公开的部分为本领域的公知常识。

Claims (4)

1.一种抗单粒子加固电路单元布局布线方法，其特征在于包括如下步骤：

(1)原理图模块化：根据抗单粒子加固电路中敏感节点的分离要求，将抗单粒子加固电路原理图进行模块化，即拆分成若干具有输入输出端口的模块，模块间的连线关系与被拆分电路保持一致；

(2)原理图模块化拆分一致性检查：将步骤(1)实现的模块化原理图与被拆分的进行单粒子加固电路进行原理图一致性检查，若检查结果不一致，则重新核对并修改模块化原理图，直至通过检查；

(3)对步骤(2)中模块化的原理图，进行版图设计；

(4)模块版图检查：对步骤(3)实现的每个模块版图进行设计规则检查和版图原理图一致性检查，若未通过检查，则需要核对并修改模块版图设计，直至通过检查；

(5)模块版图布局：根据抗单粒子加固电路中敏感节点的分离要求，对步骤(4)所获得的通过检查的模块版图进行布局，敏感模块间的分离距离大于特定间距L，获得完成敏感节点分离的布局版图；

(6)模块版图布线：根据(5)步骤所获得的完成敏感节点分离的布局版图和步骤(2)中获得的通过检查的各模块的连线关系，进行模块间的布线，完成布局布线的模块化版图；

(7)模块化布局布线检查：对步骤(6)形成的完成布局布线的模块化版图进行设计规则检查和版图原理图一致性检查，若未通过检查，则需要核对并修改模块布线设计，直至通过检查，完成抗单粒子加固电路单元的布局布线。

2.根据权利要求1所述的一种抗单粒子加固电路单元布局布线方法，其特征在于：所述L取决于特定制造工艺下单个粒子能在电路中造成影响的物理尺寸D，L大于或等于D。

3.根据权利要求1所述的一种抗单粒子加固电路单元布局布线方法，其特征在于：进行模块版图布线过程中，所述的布线方式可采取手动布线，也可采取基于模块化版图的自动布线。

4.根据权利要求1所述的一种抗单粒子加固电路单元布局布线方法，其特征在于：步骤(1)所述原理图模块化的具体实现方式如下：

(a)按照敏感节点的分布，将整体电路拆分成大于或者等于敏感节点个数的模块，每个模块仅能包含一个敏感节点；

(b)划分隔离模块，所述隔离模块为未包含敏感节点的模块，隔离模块用于在模块版图布局时填充至包含敏感节点的模块中间，可实现抗单粒子加固电路中敏感节点的有效分离；

(c)根据各模块中的电路，整理用于保证连接关系的管脚；

(d)按照电路的级连关系，定义管脚输入输出属性，通过管脚连接，实现互连的原理图模块化。