CN101447786A - 一种抗单粒子瞬态缓冲器单元电路 - Google Patents

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Abstract

一种抗单粒子瞬态缓冲器单元电路，主要由单粒子瞬态抑制缓冲器电路和信号延迟电路组成，所述的信号延迟电路由反相器及延迟单元组成，所述的单粒子瞬态抑制缓冲器电路为N型单粒子瞬态抑制缓冲器电路或P型单粒子瞬态抑制缓冲器电路，利用本发明的缓冲器电路可以消除发生于输入信号上的脉冲宽度小于缓冲器内部设定的延迟时间的单粒子瞬态脉冲，有效的保护例如时钟、复位、数据等关键信号。同时。缓冲器自身也具备较强的抗单粒子瞬态能力。利用此抗单粒子瞬态缓冲器单元电路对电路进行抗单粒子设计加固，比较三模冗余等常用加固方法，可显著有效的减小抗单粒子加固所带来的面积、功耗开销。

Description

一种抗单粒子瞬态缓冲器单元电路
技术领域
本发明涉及一种缓冲器单元电路，尤其涉及一种能消除抑制单粒子瞬态脉冲的缓冲器单元电路。
背景技术
高能质子或高能中子撞击原子核产生的辐射以及宇宙射线中的重核粒子都能引起电路状态的改变，如组合逻辑中的瞬态脉冲、存储类单元的位翻转等，这种效应是单个粒子作用的结果，通常称为单粒子效应。单粒子效应可分为单粒子翻转(SEU)、可恢复的单粒子闩锁(SEL)、单粒子瞬态(SET)等单粒子软错误，同时，还包括有单粒子烧毁(SEB)、单粒子栅击穿(SEGR)、不可恢复的单粒子闩锁(SEL)等硬错误。
早期的集成电路中对于单粒子效应最敏感的部分是存储电路，所以对于存储单元的抗SEU加固方法，成果较多，方法也较成熟；而对于组合逻辑电路的SET通常是可以忽略的。这是由于电路的特征尺寸较大，很难产生具有足够幅度和跨度的SET瞬态脉冲，即使产生了，也很易在传输过程中被衰减，或因电路的速度慢而无法被存储器件捕获。早期对于组合单元电路的加固技术研究很少，但是随着集成电路特征尺寸的不断缩小，且集成电路的电源电压随着特征尺寸稳步降低，受攻击节点的扰动增大而且单元电路的噪声容限降低。因而瞬态脉冲在传输过程中很难被衰减；由于电路的工作速度提高，时钟频率增加，SET传播并被存储单元的时钟捕获而生成软错误的几率随着电路工作频率的增加而上升。组合电路的SET成为一个越来越大的软错误来源，并且超过存储电路自身的SEU效应，成为软错误的主要来源。随着主要的错误来源由存储单元变成组合逻辑单元，软错误发生的可能性显著的增加，因为组合逻辑的错误截面可能远远超过传统锁存结构(通常设计中组合逻辑门的数量是静态锁存单元数量的数倍甚至几十倍)。在超深亚微米工艺下，组合逻辑的SET效应成为加固的薄弱环节。
国内外对此方面进行了很多研究，主要的消除抑制SET脉冲的有效方法有三模冗余和时间冗余方法。利用三模冗余方法，电路被一式三份，并通过多数表决决定最终的输出。三模冗余加多数表决可以完全消除单粒子瞬态(或故障信号)的作用，但是会在面积和功耗上带来极高的开销(>200％)。时间冗余通常在存储单元端实现，瞬态脉冲发生之前和之后的信号电平可以作为信号正常状态的两个来源，因此，通过恰当的延迟和采样，就可以利用多数表决判断出最终正确的输出。时间冗余比三模冗余在面积和功耗上的开销要低，但是仍然要有三路或更多的锁存单元冗余，且带来额外的速度开销。采用多采样时钟时也会对时钟树的设计造成很大难度。
国内外研究也提出了一些抗单粒瞬态逻辑门单元结构。这些加固结构的单元转换时间和瞬态恢复时间都较长，由于引用了加固结构，逻辑门的面积及功耗也较CMOS逻辑门大为增加。将每个逻辑门单元都用加固逻辑门实现，自然可以全面消除或抑制来自组合逻辑电路的SET脉冲。但是，这样所付出的功耗和面积代价是无法承受的。
发明内容
本发明解决的技术问题：克服现有技术的不足，提出一种抗单粒子瞬态缓冲器单元电路，包括两种类型的单粒子瞬态抑制缓冲器电路，具有面积小，速度快、抑制单粒子瞬态脉冲能力显著有效的特点。本发明可用于时钟、数据或复位等关键信号的最终端，消除抑制发生在信号上的单粒子瞬态脉冲。
本发明的技术解决方案：抗单粒子瞬态缓冲器单元电路由单粒子瞬态抑制缓冲器电路和信号延迟电路组成。信号延迟电路由反相器及延迟单元组成，可以产生与输入信号A反相的信号AN、与输入信号A同相的延迟信号A~，以及与输入信号A反相的延迟信号AN~。本发明提供两种单粒子瞬态抑制缓冲器电路。一种为N型单粒子瞬态抑制缓冲器电路。在N型单粒子抑制缓冲器电路中，NMOS管N11、N12与PMOS管P11顺次串接，NMOS管N13、N14与PMOS管P12顺次串接，NMOS管N11的栅端接输入信号A，源端接地电位，漏端与NMOS管N12的源端连接；NMOS管N12的栅端接延迟电路产生的信号A~，漏端与PMOS管P11的漏端及PMOS管P12的栅端相连接，并且作为缓冲器的反向输出YN(相对于输入信号A)；PMOS管P11源端接电源电位。NMOS管N13的栅端接输入信号AN，源端接地电位，漏端与NMOS管N14的源端连接；NMOS管N14的栅端接信号延迟电路产生的信号AN~；漏端与PMOS管P12的漏端及PMOS管P11的栅端相连接，并且作为缓冲器同相输出Y(相对于输入信号A)，PMOS晶体管P12的源端接电源电位。另一种为P型单粒子瞬态抑制缓冲器电路。在单粒子瞬态抑制缓冲器电路中，PMOS管P21、P22与NMOS管N21顺次串接；PMOS管P23、P24与NMOS晶体管N22顺次串接，PMOS管P21的栅端接输入信号A，源端接电源电位，漏端与PMOS管P22的源端连接；PMOS管P22的栅端接延迟电路产生的信号A~；漏端与NMOS管N21管的漏端及NMOS管N22的栅端相连接，并且作为缓冲器反向输出YN(相对于输入信号A)；NMOS管N21源端接地电位；PMOS管P23的栅端接输入信号AN，源端接电源电位，漏端与PMOS管P24的源端连接；PMOS管P24的栅端接延迟电路产生的信号AN~，漏端与NMOS管N22的漏端及NMOS管N21的栅端相连接，并且作为缓冲器同相输出Y(相对于输入信号A)，NMOS管N22源端接地电位。
本发明与现有技术相比的优点：本发明提出了一种单粒子瞬态缓冲器单元电路，包括两种类型的单粒子瞬态抑制缓冲器电路，电路结构简单，面积和功耗损失较小、速度快、抑制单粒子瞬态脉冲能力显著有效。可适用于对数字电路的时钟、数据及复位信号的加固，有效消除单粒子瞬态的影响。
附图说明
图1为本发明抗单粒子瞬态缓冲器单元电路方框图；
图2为本发明信号延迟电路方框图；
图3为本发明N型单粒子抑制缓冲器电路图；
图4为本发明P型单粒子抑制缓冲器电路图；
图5为本发明N型抗单粒子瞬态缓冲器单元电路图；
图6为本发明P型抗单粒子瞬态缓冲器单元电路图。
具体实施方式
下面结合附图对本发明作进一步描述。
如图1、图2所示，本发明的抗单粒子瞬态缓冲器单元电路由单粒子瞬态抑制缓冲器电路811和信号延迟电路812组成。
信号延迟电路由反相器及延迟单元组成，可以产生与输入信号A反相的信号AN、与输入信号A同相的延迟信号A~，以及与输入信号A反相的延迟信号AN~。信号延迟的时间TD的长短取决于延迟电路内的延迟单元的作用，反相器所产生的延迟远远小于延迟单元的延迟，因此忽略其对信号延迟的影响。
本发明提供两种单粒子瞬态抑制缓冲器电路。一种为N型单粒子瞬态抑制缓冲器电路。如图3所示，在N型单粒子抑制缓冲器电路中，NMOS管N11、N12与PMOS晶体管P11顺次串接；NMOS管N13、N14与PMOS管P12顺次串接。N11管的栅端接输入信号A；源端接地电位；漏端与N12管的源端连接。N12管的栅端接延迟电路产生的信号A~；漏端与P11管的漏端及P12管的栅端相连接，并且作为缓冲器反向输出YN(相对于输入信号A)。P11源端接电源电位。N13管的栅端接输入信号AN；源端接地电位；漏端与N14管的源端连接。N14管的栅端接信号延迟电路产生的信号AN~；漏端与P12管的漏端及P11管的栅端相连接，并且作为缓冲器同相输出Y(相对于输入信号A)。P12管源端接电源电位。由N型单粒子抑制缓冲器电路与信号延迟电路构成的抗单粒子瞬态缓冲器单元电路的详细示意图如图5所示。另一种为P型单粒子瞬态抑制缓冲器电路。如图4所示，在单粒子瞬态抑制缓冲器电路中，PMOS管P21、P22与NMOS晶体管N21顺次串接；PMOS管P23、P24与NMOS晶体管N22顺次串接。P21管的栅端接输入信号A；源端接电源电位；漏端与P22管的源端连接。P22管的栅端接延迟电路产生的信号A~；漏端与N21管的漏端及N22管的栅端相连接，并且作为缓冲器反向输出YN(相对于输入信号A)。N21源端接地电位。P23管的栅端接输入信号AN；源端接电源电位；漏端与P24管的源端连接。P24管的栅端接延迟电路产生的信号AN~；漏端与N22管的漏端及N21管的栅端相连接，并且作为缓冲器同相输出Y(相对于输入信号A)。N22源端接地电位。由P型单粒子抑制缓冲器电路与信号延迟电路构成的抗单粒子瞬态缓冲器单元电路的详细示意图如图6所示。
在N型单粒子瞬态抑制缓冲器电路中，由N11和N12串联、N13和N14串联形成了两个对地通路，由A、AN、A～、AN～控制对地通路的开启与关闭。在输入信号A没有跳变时，总有一个通路开启，一个通路截止。开启通路将对应输出拉至逻辑“0”，同时开启截止通路对应的上拉PMOS管，使截止通路对应的输出为逻辑“1”并关闭开启通路的上拉PMOS管。具体工作原理如下：当输入信号A没有信号跳变发生时，A与A~电平相同，AN与AN~电平相同，但与A与A~电平相反。当A＝A～＝“0”时，AN＝AN～＝“1”，N11，N12截止，N13，N14导通，将信号Y拉低至逻辑“0”，开启P11管使信号YN为逻辑“1”，关闭P12管。当A＝A～＝“1”时，A＝A～＝“0”，N13，N14截止，N11，N12导通，将信号YN拉低至逻辑“0”，并开启P12管使信号Y为逻辑“1”，关闭P11管。在P型单粒子瞬态抑制缓冲器电路中，由P21和P22串联、P23和P24串联形成了两个对电源通路，由A、AN、A～、AN～控制通路的开启与关闭，使得开启通路对应输出为逻辑“1”，截止通路对应输出为逻辑“0”。
当输入信号A发生跳变，在延迟电路的作用下，A～和AN～在TD时间后才会发生跳变。在输入信号开始跳变到TD的这段时间内，A与AN逻辑已变化，但A～与AN～仍保持原逻辑状态，所以在在这段时间内，A与A～是反相的，AN与AN～是反相的。因此，对于N型单粒子瞬态抑制缓冲器电路，其对地通路都在关闭状态，Y和YN中为逻辑低的那个节点，由于其对电源也处于截止状态，其电平靠此节点的寄生电容保持。同理，对于P型单粒子瞬态抑制缓冲器电路，其对电源通路都在关闭状态，Y和YN中为逻辑高的那个节点，由于其对地的NMOS管也截止，其电平同样也靠节点的寄生电容保持。如果输入信号A跳变后持续的时间大于或等于TD，在TD时间后，A～与AN～跳变至A、AN相同相位，使得原截至的通路导通，原导通的通路截止，实现Y和YN的逻辑状态的跳变。
如果输入信号A跳变后持续的时间小于TD，也就是说信号A的脉冲宽度TA小于TD，单粒子瞬态抑制缓冲器电路的输出一直保持输入脉冲发生前的逻辑状态。在A发生跳变到TA的时间内，单粒子瞬态抑制缓冲器电路输出Y和YN依靠节点寄生电容维持原逻辑电平。在TA时间后，信号A脉冲结束，而脉冲需TD时间后才能传播至AN，AN～，因此TA至TD的时间内，缓冲器的各个控制信号(A、AN、A～、AN～)逻辑状态与脉冲发生前相同，Y和YN不变。由于输入脉冲在TD时间后传播至A～，AN～，在TD至TA+TD时间内，Y和YN同样依靠节点寄生电容维持逻辑电平。TA+TD时间后，电路各个控制信号(A、AN、A～、AN～)再次恢复至输入脉冲发生前相同状态，缓冲器输出与脉冲发生前相同的Y和YN。
因此，对于脉冲宽度大于信号延迟单元的延迟时间TD的输入信号，抗单粒子瞬态缓冲器单元电路的作用相当于延迟时间为TD反相器和缓冲器。对于脉冲宽度小于TD的输入信号，本发明的抗单粒子瞬态缓冲器单元电路保持脉冲发生前后的信号逻辑状态不变，不对脉冲进行传播。也就是说，本发明的抗单粒子瞬态缓冲器单元电路可有效消除发生在输入信号A上的脉冲宽度小于TD的单粒子脉冲。
由于本发明的抗单粒子瞬态缓冲器单元电路具有相互反向的两个输出Y及YN，将信号的信息存储在了两个节点。当缓冲器的一个节点被单粒子命中而发生瞬态脉冲时，另一输出节电的信息保持相对恒定，使缓冲器可以提供一路保留了正确的信号信息的稳定的输出。大大提高了电路对单粒子瞬态的抑制能力。
由此可知，本发明的抗单粒子瞬态缓冲器单元电路可有效率除发生在输入信号A上的脉冲宽度小于TD的单粒子脉冲，并能在确保在电路自身单节点受到粒子辐射的时候，可以提供一路保留了正确的信号信息的稳定的输出，有效地提高了电路对单粒子瞬态的抑制能力。利用这种缓冲器电路可以消除发生于输入信号上的脉冲宽度小于缓冲器内部设定的延迟时间的单粒子瞬态脉冲，有效的保护例如时钟、复位、数据等关键信号。同时。缓冲器自身也具备较强的抗单粒子瞬态能力。利用此抗单粒子瞬态缓冲器单元电路对电路进行抗单粒子设计加固，比较三模冗余等常用加固方法，可显著有效的减小抗单粒子加固所带来的面积、功耗开销。
本发明未尽事宜属于本领域公知技术。

Claims (2)

1、一种抗单粒子瞬态缓冲器单元电路，其特征在于：主要由单粒子瞬态抑制缓冲器电路和信号延迟电路组成，所述的信号延迟电路由反相器及延迟单元组成，用于产生与输入信号A反相的信号AN、与输入信号A同相的延迟信号A~、以及与输入信号A反相的延迟信号AN~，所述的单粒子瞬态抑制缓冲器电路为N型单粒子瞬态抑制缓冲器电路，NMOS管N11、N12与PMOS管P11顺次串接，NMOS管N13、N14与PMOS管P12顺次串接，NMOS管N11的栅端接输入信号A，源端接地电位，漏端与NMOS管N12的源端连接；NMOS管N12的栅端接延迟电路产生的信号A~，漏端与PMOS管P11的漏端及PMOS管P12的栅端相连接，并且作为缓冲器的反向输出YN；PMOS管P11源端接电源电位。NMOS管N13的栅端接输入信号AN，源端接地电位，漏端与NMOS管N14的源端连接；NMOS管N14的栅端接信号延迟电路产生的信号AN~；漏端与PMOS管P12的漏端及PMOS管P11的栅端相连接，并且作为缓冲器同相输出Y，PMOS管P12的源端接电源电位。
2、一种抗单粒子瞬态缓冲器单元电路，其特征在于：主要由单粒子瞬态抑制缓冲器电路和信号延迟电路组成，所述的信号延迟电路由反相器及延迟单元组成，用于产生与输入信号A反相的信号AN、与输入信号A同相的延迟信号A~、以及与输入信号A反相的延迟信号AN~，所述的单粒子瞬态抑制缓冲器电路为P型单粒子瞬态抑制缓冲器电路，PMOS管P21、P22与NMOS管N21顺次串接；PMOS管P23、P24与NMOS晶体管N22顺次串接，PMOS管P21的栅端接输入信号A，源端接电源电位，漏端与PMOS管P22的源端连接；PMOS管P22的栅端接延迟电路产生的信号A~；漏端与NMOS管N21管的漏端及NMOS管N22的栅端相连接，并且作为缓冲器反向输出YN；NMOS管N21源端接地电位；PMOS管P23的栅端接输入信号AN，源端接电源电位，漏端与PMOS管P24的源端连接；PMOS管P24的栅端接延迟电路产生的信号AN~，漏端与NMOS管N22的漏端及NMOS管N21的栅端相连接，并且作为缓冲器同相输出Y，NMOS管N22源端接地电位。
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