CN102479264A - 一种降低瞬态功耗的方法 - Google Patents

Abstract

一种降低瞬态功耗的方法，采用干涉时钟通路的方法降低高峰时间内电路的翻转率，从而降低电路的瞬态功耗的实现方式。实施步骤包含分析电路中瞬态功耗分布特点，确定其时钟通路分支；在时钟通路分支上增加或删除缓冲器，确保各时钟通路分支的延迟不一样，错开翻转时间点；修复因干涉时钟通路延时导致的时序。通过本发明提供的方法能有效降低电路设计中的瞬态功耗，保证电路的正常运行。

Description

一种降低瞬态功耗的方法

技术领域

本发明涉及集成电路设计中降低功耗的方法，尤其涉及一种降低瞬态功耗的方法。

背景技术

现今的集成电路产品在人们的日常生活中得到了普遍的应用，如公交IC卡，社会保障卡，身份证卡中，极大地方便了人们的衣食住行。无论是哪种集成电路产品，随着技术的发展，对它的工作性能和生产成本要求越来越高，如工作频率、功耗、稳定性以及集成电路芯片大小等等。其中功耗是集成电路产品很重要的一个技术指标，通常功耗分为平均功耗和瞬态功耗。平均功耗决定了该产品的能量消耗以及散热难易程度，瞬态功耗则会影响产品工作的稳定性和可靠性。当集成电路芯片的瞬态功耗超过其阈值时，该产品的功能可能出错、无法工作或者直接毁坏。尤其在集成电路电路产品的非接触式产品的应用中，最大瞬态功耗对其非接触式感应的距离有直接的影响，对数据的正确读取起决定性作用。

决定集成电路瞬态功耗的主要因素有：芯片的制造工艺，操作环境（电压、温度等）以及电路元件的即时总翻转率等。一般来说，操作环境是客观无法改变的，选择芯片使用哪种工艺也在产品设计初始时已经确定，所以在芯片设计的实现阶段，除了重点关注整个电路的翻转率，还要关注这些电路翻转发生的时刻，如何让这些翻转是时间上错开，降低瞬态功耗成为设计的主要问题。

发明内容

本发明目的提供一种降低瞬态功耗的方法，通过采用干涉时钟通路的方法降低高峰时间内电路的翻转率，从而降低电路的瞬态功耗，保证电路的正常工作。

一种降低瞬态功耗的方法，包含以下步骤：

（1）分析电路中瞬态功耗分布特点，确定其时钟通路分支；

（2）在时钟通路分支上增加或删除缓冲器，确保各时钟通路分支的延迟不一样，错开翻转时间点；

（3）修复因干涉时钟通路延时导致的时序。

分析电路中瞬态功耗分布特点，符合以下条件，即可采用本发明提供的方法进行调整：

（1）两个或两个以上具有相同特征的电路组合，它们在瞬态功耗峰值时刻对总功耗都有相当的量影响，且它们的时钟挂在各自独立的CP分支上；

（2）在瞬态功耗峰值时刻特定（附近较小）的时间范围内的其他时刻，功耗较低。

分析上述具有相同特征的电路组合间的数据流，是否具备以下条件之一：

（1）各具有相同特征的电路组合之间不存在数据流，或他们之间存在数据流但不关心时序关系；

（2）各具有相同特征的电路组合之间存在数据流且关心时序关系，但对时序的要求不严格。

根据瞬态功耗的分布，确定具有相同特征的电路组合之间需要错开的时间值。假设两个翻转时刻为T1和T2，,则其错开的时间值为T2-T1。确定需要增减的缓冲器数目N，假定同等操作条件下一个缓冲器的延时为D，那么N=（T2-T1）/D。N为整数，若（T2-T1）/D有余数，则进一。此时实际错开的时间T_real为T_real=N*D。

分析各具有相同特征的电路组合的时钟通路分支特点，确定需操作的时钟通路节点，根据实际情况在所选节点处进行增或减缓冲器的操作：

（1）若该时钟通路分支上有足够的缓冲器数目，采用缩短时钟通路延时的控制，删除缓冲器的节点需在其时钟根节点上，且不会影响另外一个具有相同特征的电路组合；

（2）如不符合条件（1），则采用延长时钟通路延时的操作，插入缓冲器的节点需在具有相同特征电路组合的时钟根节点上，且不会影响到另外一个电路组合。

上述操作对电路时钟通路进行了调整，则对该时钟分支所属的时钟域上的时序将会有下述影响：

（1）如果是缩短该时钟通路分支的延时，则对所有从别的时钟分支上的寄存器到该时钟分支上的寄存器的路径，建立时序余量将减少T_real，有可能产生新的建立时间违反例；对于所有从该时钟分支上的寄存器到其他分支上的寄存器的路径，保持时序余量会减少T_real，有可能产生新的保持时间违反例；

（2）如果是延长该时钟通路分支的延时，那么对所有从别的时钟分支上的寄存器到该时钟分支上的寄存器的路径，保持时序余量将减少T_real，有可能产生新的保持时间违反例；对于所有从该时钟分支上的寄存器到其他分支上的寄存器的路径，建立时序余量会减少T_real，有可能产生新的建立时间违反例。

针对上述各情形下产生的时序问题，根据实际情况进行修复。

附图说明

图1 具有相同特征电路组合的电路结构图；

图2 时钟翻转时刻T1和T2功耗分布图；

图3 采用本发明提供的降低瞬态功耗的方法后时钟翻转时刻功耗图；

图4 本发明提供的降低瞬态功耗的方法基本流程图。

具体实施方案

以下结合各附图对本发明提出的技术方案进行详细的描述。

如图1中所示，假设电路设计中有3个时钟域，分别为clk0、clk1和clk2，clk1和clk2之间具有固定的相位关系。

假定clk1的CP延时为Dclk1，clk2的CP延时为Dclk2，当Dclk1、Dclk2和两个时钟域的相位差为0时，具有相同特征的电路组合1和2里的寄存器将会在时刻T1同时翻转，假定电路组合1中所有寄存器翻转所需的功耗为P1，电路组合2中所有寄存器翻转所需的功耗为P2，其他除电路组合1和2的寄存器外所有电路的功耗为Po1，则T1时刻的总功耗Pt1=P1+P2+Po1。假定在另外一个时刻T2，T2与T1时间间隔足够小，远小于clk1和clk2的时钟周期，此时的电路总功耗为Pt2，则T1、T2时刻的功耗分布如图2中所示。

当Pt1太大，超出我们最大瞬态功耗的要求且Pt2比Pt1小的多时，如果我们将Pt1的部分功耗转移到Pt2，则可以在平均功耗不变的情况下，降低最大瞬态功耗，可以通过修改clk1和clk2的延时达到。如上所述，Pt1由P1、P2和Po1组成，当我们将clk1或者clk2的延时增加或者减少（T2-T1）时，电路组合 1和2中的寄存器就可能在不同的时刻翻转，从而P1和P2就会发生在不同的时刻。假定我们将clk1的延时减少（T2-T1），那么在不考虑时钟树的变化带来的功耗变化的情况下，修改电路后的T1时刻的总功耗Pct1=P1+Po1，修改电路后的T2时刻的总功耗Pct2=P2+Po2，，那么修改后的电路设计的功耗分布图如图3所示。

因我们对时钟树进行的删减或者增加的操作，所以对时钟树上的功耗有一定的影响。删减会降低时钟树上面的功耗从而降低总的功耗，而增加则会在一定程度上增加总的功耗，但是因为（T2-T1）足够小，所以这部分功耗非常小，只要加上这个值后整个电路的最大瞬态功耗仍旧小于原来的最大功耗。

Claims (6)

1.一种降低瞬态功耗的方法，其特征在于包含以下内容：

（1）分析电路中瞬态功耗分布特点，确定其时钟通路分支；

（2）在时钟通路分支上增加或删除缓冲器，确保各时钟通路分支的延迟不一样，错开翻转时间点；

（3）修复因干涉时钟通路延时导致的时序。

2.如权利要求1所述的一种降低瞬态功耗的方法，其特征在于所述分析电路中瞬态功耗分布特点，符合以下条件：

（1）两个或两个以上具有相同特征的电路组合，它们在瞬态功耗峰值时刻对总功耗都有相当的量影响，且它们的时钟挂在各自独立的CP分支上；

（2）在瞬态功耗峰值时刻特定的时间范围内的其他时刻功耗较低。

3. 如权利要求1或2所述的一种降低瞬态功耗的方法，其特征在于所述分析具有相同特征的电路组合间的数据流符合下面条件之一：

（1）各具有相同特征的电路组合之间不存在数据流，或他们之间存在数据流但不关心时序关系；

（2）各具有相同特征的电路组合之间存在数据流且关心时序关系，但对时序的要求不严格。

4. 如权利要求1所述的一种降低瞬态功耗的方法，其特征在于根据瞬态功耗的分布，确定具有相同特征的电路组合之间需要错开的时间值，翻转时刻为T1和T2，则其错开的时间值为T2-T1，需要增减的缓冲器数目N，一个缓冲器的延时为D，则N=（T2-T1）/D，错开时间T_real为T_real=N*D。

5. 如权利要求1或4所述的一种降低瞬态功耗的方法，其特征在于所述增减缓冲器数目N为整数，（T2-T1）/D有余数时，则进一。

6. 如权利要求1所述的一种降低瞬态功耗的方法，其特征在于分析具有相同特征的电路组合的时钟通路分支特点，确定需操作的时钟通路节点：

（1）若该时钟通路分支上有足够的缓冲器数目，采用缩短时钟通路延时的控制，删除缓冲器的节点需在其时钟根节点上，且不会影响另外一个具有相同特征的电路组合；

（2）如不符合条件（1），则采用延长时钟通路延时的操作，插入缓冲器的节点需在具有相同特征电路组合的时钟根节点上，且不会影响到另外一个电路组合。

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