CN110825210A - 片上系统的时钟树结构的设计方法、装置、设备及介质 - Google Patents

片上系统的时钟树结构的设计方法、装置、设备及介质 Download PDF

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Abstract

本发明提供了一种片上系统的时钟树结构的设计方法、装置、设备及介质，其中该设计方法包括：确定片上系统允许同时导通的寄存器的最大数量；对片上系统内的所有寄存器进行分组，得到多个寄存器小组；其中，每个寄存器小组内的寄存器数量小于或等于最大数量；分别针对每个寄存器小组，对寄存器小组内的各寄存器进行时钟树设计，得到各寄存器小组的时钟树；分别将各寄存器小组的时钟树连接至片上系统的主时钟路径上；根据各时钟树的时钟长度，调节主时钟路径上的时钟信号到达各寄存器小组的时钟长度；其中，时钟信号到达各寄存器小组的时钟长度互不相同。本发明能减少同时翻转的寄存器数量，有效降低片上系统的瞬时功耗，减小对电源的冲击。

Description

片上系统的时钟树结构的设计方法、装置、设备及介质
技术领域
本发明涉及集成电路技术领域，特别涉及一种片上系统的时钟树结构的设计方法、装置、设备及介质。
背景技术
在片上系统工作过程中，片上系统的供电并不是稳定不变的，而是随时间随片上系统的工作状态而不断变化的。当片上系统瞬时的功耗过大时，会对电源的供电稳定性造成影响，可导致电源电压被拉低，如果电源电压过低甚至有可能会造成逻辑错误。而为了避免这种问题的发生，需要对电源的驱动能力，输出电压的响应时间等提出更高的设计要求；对负载电容以及片上系统的分布耦合电容提出更高的要求，这些都会增加片上系统的设计成本以及牺牲一些其他的性能。
在数字电路中，片上系统瞬时电流最大的时刻往往是寄存器时钟翻转的时刻，数字电路设计的本质就是数据按照时钟的节拍进行运算，时钟的到达时刻，就是寄存器的数据输出进行运算传输到下一级寄存器的开始。从而数据进入相应的组合逻辑单元中，许多的单元信号翻转，汇合成片上系统的瞬时功耗。
时钟树综合一直是片上系统设计中重要的一个设计环节，对时序，功耗，面积都有重要的影响。现有的时钟树综合策略一般都是将所有的寄存器之间的时钟进行平衡，以保证时序收敛。传统的时钟树结构如图1所示(其中，图1中CLK表示时钟信号，BUF表示缓冲器，与BUF连接的矩形框表示寄存器)，这种时钟树结构的一个弊端就是时钟到达各寄存器的时间是相近的，从而触发所有寄存器同时翻转，而大量寄存器同时翻转，片上系统的瞬时功耗大，从而对电源造成冲击。
发明内容
本发明提供了一种片上系统的时钟树结构的设计方法、装置、设备及介质，其目的是为了解决片上系统内所有寄存器同时翻转，瞬时功耗大，对电源造成冲击的问题。
为了达到上述目的，本发明的实施例提供了一种片上系统的时钟树结构的设计方法，包括：
确定片上系统允许同时导通的寄存器的最大数量；
对所述片上系统内的所有寄存器进行分组，得到多个寄存器小组；其中，每个寄存器小组内的寄存器数量小于或等于所述最大数量；
分别针对每个寄存器小组，对寄存器小组内的各寄存器进行时钟树设计，得到各寄存器小组的时钟树；
分别将各寄存器小组的时钟树连接至所述片上系统的主时钟路径上；
根据各时钟树的时钟长度，调节所述主时钟路径上的时钟信号到达各寄存器小组的时钟长度；其中，所述时钟信号到达各寄存器小组的时钟长度互不相同。
其中，所述对所述片上系统内的所有寄存器进行分组，得到多个寄存器小组的步骤，包括：
将所述所有寄存器中位于同一条时钟路径上的各寄存器作为一个寄存器大组，得到多个寄存器大组；
分别针对每个寄存器大组，对寄存器大组内的寄存器进行分组得到多个寄存器小组。
其中，所述对寄存器大组内的寄存器进行分组得到多个寄存器小组的步骤，包括：
将所述寄存器大组内具有相同逻辑功能的寄存器作为一个寄存器小组。
其中，所述对寄存器大组内的寄存器进行分组得到多个寄存器小组的步骤，包括：
将所述寄存器大组内具有时序关系的寄存器作为一个寄存器小组。
其中，在执行所述分别将各寄存器小组的时钟树连接至所述片上系统的主时钟路径上的步骤后，多个时钟树沿所述主时钟路径上时钟信号的传输方向依次排列。
其中，所述根据各时钟树的时钟长度，调节所述主时钟路径上的时钟信号到达各寄存器小组的时钟长度的步骤，包括：
分别针对每相邻两个时钟树，执行以下步骤：
根据相邻的第一时钟树和第二时钟树的时钟长度，确定需在第一时钟树的根节点和所述第二时钟树的根节点之间插入的缓冲器的数量，并在所述第一时钟树的根节点和所述第二时钟树的根节点之间插入所述数量的缓冲器；
其中，所述第一时钟树和所述第二时钟树沿所述主时钟路径上时钟信号的传输方向依次排列，所述第一时钟树为多个寄存器小组中第一寄存器小组的时钟树，所述第二时钟树为多个寄存器小组中第二寄存器小组的时钟树，所述时钟信号到达第一寄存器小组的时钟长度小于所述时钟信号到达第二寄存器小组的时钟长度。
本发明的实施例还提供了一种片上系统的时钟树结构的设计装置，包括：
确定模块，用于确定片上系统允许同时导通的寄存器的最大数量；
分组模块，用于对所述片上系统内的所有寄存器进行分组，得到多个寄存器小组；其中，每个寄存器小组内的寄存器数量小于或等于所述最大数量；
设计模块，用于分别针对每个寄存器小组，对寄存器小组内的各寄存器进行时钟树设计，得到各寄存器小组的时钟树；
连接模块，用于分别将各寄存器小组的时钟树连接至所述片上系统的主时钟路径上；
调节模块，用于根据各时钟树的时钟长度，调节所述主时钟路径上的时钟信号到达各寄存器小组的时钟长度；其中，所述时钟信号到达各寄存器小组的时钟长度互不相同。
本发明的实施例还提供了一种片上系统的时钟树结构的设计设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现上述的片上系统的时钟树结构的设计方法的步骤。
本发明的实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现上述的片上系统的时钟树结构的设计方法的步骤。
本发明的上述方案至少有如下的有益效果：
在本发明的实施例中，通过对片上系统内的所有寄存器进行分组，使分组后的每个寄存器小组内的寄存器数量小于或等于片上系统允许同时导通的寄存器的最大数量，然后针对每个寄存器小组内的各寄存器做常规的时钟树设计，得到各寄存器小组的时钟树，并将得到的时钟树连接至片上系统的主时钟路径上，最终根据各时钟树的时钟长度，调节主时钟路径上的时钟信号到达各寄存器小组的时钟长度，以使时钟信号到达各寄存器小组的时钟长度互不相同，即，同一时间只有一个寄存器小组内的寄存器被触发翻转，减少了同时翻转的寄存器数量，从而有效降低了片上系统的瞬时功耗，减小了对电源的冲击。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1是现有技术中时钟树结构的示意图；
图2是本发明实施例中片上系统的时钟树结构的设计方法的流程图；
图3是本发明实施例中片上系统的供电模型的简化示意图；
图4是本发明实施例中将各寄存器小组的时钟树连接至主时钟路径的示意图；
图5是本发明实施例中时钟树结构的示意图；
图6是时钟树中寄存器的电流情况示意图；
图7是常规时钟树设计的电源电流频谱图；
图8是本发明实施例中离散化时钟树设计的电源电流频谱图；
图9是本发明实施例中片上系统的时钟树结构的设计装置的结构示意图；
图10是本发明实施例中片上系统的时钟树结构的设计设备的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
如图2所示，本发明的实施例提供了一种片上系统的时钟树结构的设计方法，该设计方法包括：
步骤21，确定片上系统允许同时导通的寄存器的最大数量。
其中，在本发明的实施例中，需要说明的是，一般片上系统的供电模型可以简化为如图3所示的模型，当负载电容(即图3中的Cload)一定时，负载电容的电压(即图3中的VDD)变化随放电电流和放电时间的关系为：⊿Vc＝I*⊿t/C，通过该公式，可以近似求出：当负载电容一定时，已知寄存器的导通电流和导通时间(寄存器的导通电流和导通时间可以通过简单的电路仿真得到)，这样就可以根据片上系统容忍的电压降的值，来算出总的电流I，从而除以单个寄存器的导通时间便得到片上系统允许同时导通的寄存器的数量，该数量即为上述最大数量。其中，图3中与负载电容并联的矩形框表示寄存器。
比如，片上系统容忍的电压降的值为10mV，寄存器的导通电流为1mA，导通时间为10ps，负载电容为100pF，则通过公式，可以算出可允许的同时翻转寄存器的数量为10mV*100pF/1mA*10ps＝100。
步骤22，对所述片上系统内的所有寄存器进行分组，得到多个寄存器小组；其中，每个寄存器小组内的寄存器数量小于或等于所述最大数量。
需要说明的是，在本发明的实施例中，可按照时钟定义、寄存器的逻辑功能、时序关系等对片上系统内的寄存器进行分组，以使每个寄存器小组内的寄存器数量小于或等于所述最大数量。
具体的，在本发明的实施例中，上述步骤22的具体实现方式为：首先将所述所有寄存器中位于同一条时钟路径上的各寄存器作为一个寄存器大组，得到多个寄存器大组；然后分别针对每个寄存器大组，对寄存器大组内的寄存器进行分组得到多个寄存器小组。
其中，寄存器大组中寄存器的数量一般都是比较多的，往往会大于上述最大数量。如果对整个寄存器大组直接进行常规的时钟树设计，所有寄存器的时钟达到时间基本上是相同的，此时时钟上面的动态功耗还是会比较大，因此在本发明的实施例中，对寄存器大组内的寄存器作进一步细化分组，使分组后的每个寄存器小组的数量小于或等于上述最大数量。
具体的，在本发明的实施例中，对寄存器大组内的寄存器进行分组得到多个寄存器小组存在两种具体实现方式。
其中，第一种具体实现方式为：将所述寄存器大组内具有相同逻辑功能的寄存器作为一个寄存器小组，以尽量减少对建立时间和保持时间的影响。比如将实现先进先出(FIFO，First Input First Output)功能的寄存器作为一个寄存器小组，将实现计数功能的寄存器作为一个寄存器小组；将实现编解码功能的寄存器作为一个寄存器小组等。第二种具体实现方式为：将所述寄存器大组内具有时序关系的寄存器作为一个寄存器小组。因为片上系统内数据总是要求在一个周期内从一个寄存器流向下一个寄存器，所以可将具有时序关系的寄存器作为一个寄存器小组，便于数据传输。当然可以理解的是，为确保片上系统的性能，在对寄存器大组内的寄存器进行分组时，可以叠加使用上述第一种具体实现方式和第二种具体实现方式。
步骤23，分别针对每个寄存器小组，对寄存器小组内的各寄存器进行时钟树设计，得到各寄存器小组的时钟树。
其中，在本发明的实施例中，可对各个寄存器小组内部的寄存器之间做常规的时钟树设计，即，采用常规时钟树的设计方式对每个寄存器小组内的各寄存器进行时钟树设计，得到各寄存器小组的时钟树。
步骤24，分别将各寄存器小组的时钟树连接至所述片上系统的主时钟路径上。
其中，在本发明的实施例中，在将各寄存器小组的时钟树连接至所述片上系统的主时钟路径上后，多个时钟树沿所述主时钟路径上时钟信号的传输方向依次排列。具体的，如图4所示，寄存器小组A、寄存器小组B、寄存器小组C、寄存器小组D沿主时钟路径41上时钟信号(即图4中的CLK)的传输方向依次排列。需要说明的是，在将各时钟树连接至片上系统的主时钟路径上时，可依据如下原则，首先将相同功能的寄存器小组相邻排列，然后按照数据的流向将寄存器小组相邻排列，即将有时序关系的寄存器小组相邻排列。其中，图4中，Latency1为寄存器小组A的时钟树的时钟长度，Latency2为寄存器小组B的时钟树的时钟长度，Latency3为寄存器小组C的时钟树的时钟长度，Latency4为寄存器小组D的时钟树的时钟长度，BUF表示缓冲器，因为在将各寄存器小组的时钟树连接至片上系统的主时钟路径上时，按常规要求，时钟信号会经一缓冲器再到达相应的时钟树，以确保片上系统的稳定性。
步骤25，根据各时钟树的时钟长度，调节所述主时钟路径上的时钟信号到达各寄存器小组的时钟长度。
其中，所述时钟信号到达各寄存器小组的时钟长度互不相同，使各寄存器小组的触发时刻离散化，从而实现对整个时钟树的功耗进行调节，得到离散化的不同的功耗频谱。值得一提的是，在本发明的实施例中，通过对片上系统内的所有寄存器进行分组，使分组后的每个寄存器小组内的寄存器数量小于或等于片上系统允许同时导通的寄存器的最大数量，然后针对每个寄存器小组内的各寄存器做常规的时钟树设计，得到各寄存器小组的时钟树，并将得到的时钟树连接至片上系统的主时钟路径上，最终根据各时钟树的时钟长度，调节主时钟路径上的时钟信号到达各寄存器小组的时钟长度，以使时钟信号到达各寄存器小组的时钟长度互不相同，即，同一时间只有一个寄存器小组内的寄存器被触发翻转，减少了同时翻转的寄存器数量，从而有效降低了片上系统的瞬时功耗，减小了对电源的冲击，进而使片上系统能够更稳定的处在正常工作状态。
其中，在本发明的实施例中，上述步骤25的具体实现方式如下：分别针对每相邻两个时钟树(如图4中的寄存器小组A和寄存器小组B、寄存器小组B和寄存器小组C、寄存器小组C和寄存器小组D)，执行以下步骤：根据相邻的第一时钟树和第二时钟树的时钟长度，确定需在第一时钟树的根节点和所述第二时钟树的根节点之间插入的缓冲器的数量，并在所述第一时钟树的根节点和所述第二时钟树的根节点之间插入所述数量的缓冲器。其中，所述第一时钟树和所述第二时钟树沿所述主时钟路径上时钟信号的传输方向依次排列，所述第一时钟树为多个寄存器小组中第一寄存器小组的时钟树，所述第二时钟树为多个寄存器小组中第二寄存器小组的时钟树，所述时钟信号到达第一寄存器小组的时钟长度小于所述时钟信号到达第二寄存器小组的时钟长度。
具体的，可以通过调节图4中BUF的延迟时间，来调整到达各个寄存器小组的时钟长度，使时钟信号CLK到达各个寄存器小组的时间离散化。即，在图4的基础上，通过调整BUF的延迟时间，使各个寄存器小组的寄存器分时导通，同时导通的寄存器数量得到控制，满足同时导通的寄存器数量小于或等于最大数量的要求，从而实现对整个时钟树的功耗进行调节，得到离散化的不同的功耗频谱。接下来，以一具体实例对调节时钟长度的过程进行说明。如图5所示，以寄存器小组A、寄存器小组B和寄存器小组C为例，寄存器小组A的时钟树的时钟长度为Latency1，寄存器小组B的时钟树的时钟长度为Latency2，寄存器小组C的时钟树的时钟长度为Latency3，为实现主时钟路径上时钟信号最先到达寄存器小组A，然后到达寄存器小组B，再到达寄存器小组C，要求Latency1<Delay(BUF2)+Delay(BUF3)+Latency2(即要求Latency1小于Latency2、缓冲器BUF2的延时以及缓冲器BUF3的延时的和)，同时要求Latency2<Delay(BUF4)+Delay(BUF5)+Delay(BUF6)+Latency3(即要求Latency2小于Latency3、缓冲器BUF4的延时、缓冲器BUF5的延时以及缓冲器BUF6的延时的和)，根据这两个不等式，我们可以得到Delay(BUF2)+Delay(BUF3)>Latency1-Latency2，从而可以确定寄存器小组A和寄存器小组B之间需要在主时钟路径上加入多少缓冲器(BUF)。其他寄存器小组的时钟树之间需插入的缓冲器数量均可通过相同方法计算得到。
另，在本发明的实施例中，对一个计数器模块的电路设计进行实验，分别进行常规时钟树设计和离散化时钟树设计(即本发明实施例提供的片上系统的时钟树结构的设计方法)，选中一个时钟周期报告时钟树上的电流情况。如图6中所示，图中上面的电流曲线是常规时钟树设计得到的结果，下面的电流曲线是离散化时钟树设计所得到的结果，横坐标表示时间，纵坐标表示电流。同时通过对比图7和图8可知(图7是常规时钟树设计的电源电流频谱图，图8是离散化时钟树设计的电源电流频谱图，图7和图8的横坐标均表示频率，纵坐标均表示电流的幅值)，经过寄存器分组与时钟树优化，供电电源的电流峰值有大幅度的降低，其时域的脉冲宽度被展宽；同样，频域的幅值也大幅的降低，并且其超过一定幅值的频域个数也大大减少，功耗的贡献在频域下不再集中在某几个频域，优化后动态功耗对片上系统供电的冲击也会减小。
如图9所示，本发明的实施例还提供了一种片上系统的时钟树结构的设计装置，该设计装置包括：确定模块91、分组模块92、设计模块93、连接模块94和调节模块95。
其中，确定模块91，用于确定片上系统允许同时导通的寄存器的最大数量；
分组模块92，用于对所述片上系统内的所有寄存器进行分组，得到多个寄存器小组；其中，每个寄存器小组内的寄存器数量小于或等于所述最大数量；
设计模块93，用于分别针对每个寄存器小组，对寄存器小组内的各寄存器进行时钟树设计，得到各寄存器小组的时钟树；
连接模块94，用于分别将各寄存器小组的时钟树连接至所述片上系统的主时钟路径上；
调节模块95，用于根据各时钟树的时钟长度，调节所述主时钟路径上的时钟信号到达各寄存器小组的时钟长度；其中，所述时钟信号到达各寄存器小组的时钟长度互不相同。
其中，在本发明的实施例中，片上系统的时钟树结构的设计装置90为与上述片上系统的时钟树结构的设计方法对应的装置，能减少同时翻转的寄存器数量，有效降低片上系统的瞬时功耗，减小对电源的冲击。
需要说明的是，片上系统的时钟树结构的设计装置90包括实现上述片上系统的时钟树结构的设计方法的所有模块或者单元，为避免过多重复，在此不对片上系统的时钟树结构的设计装置90的各模块或者单元进行赘述。
如图10所示，本发明的实施例还提供了一种片上系统的时钟树结构的设计设备，包括存储器101、处理器102以及存储在所述存储器101中并可在所述处理器102上运行的计算机程序103，所述处理器102执行所述计算机程序103时实现上述的片上系统的时钟树结构的设计方法的步骤。
即，在本发明的具体实施例中，片上系统的时钟树结构的设计设备100的处理器102执行所述计算机程序103时实现上述的片上系统的时钟树结构的设计方法的步骤，能减少同时翻转的寄存器数量，有效降低片上系统的瞬时功耗，减小对电源的冲击。
此外，本发明的实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现上述的片上系统的时钟树结构的设计方法的步骤。
即，在本发明的具体实施例中，计算机可读存储介质的计算机程序被处理器执行时实现上述的片上系统的时钟树结构的设计方法的步骤，能减少同时翻转的寄存器数量，有效降低片上系统的瞬时功耗，减小对电源的冲击。
示例性的，计算机可读存储介质的计算机程序包括计算机程序代码，所述计算机程序代码可以为源代码形式、对象代码形式、可执行文件或某些中间形式等。所述计算机可读介质可以包括：能够携带所述计算机程序代码的任何实体或装置、记录介质、U盘、移动硬盘、磁碟、光盘、计算机存储器、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、电载波信号、电信信号以及软件分发介质等。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种片上系统的时钟树结构的设计方法，其特征在于，包括：
确定片上系统允许同时导通的寄存器的最大数量；
对所述片上系统内的所有寄存器进行分组，得到多个寄存器小组；其中，每个寄存器小组内的寄存器数量小于或等于所述最大数量；
分别针对每个寄存器小组，对寄存器小组内的各寄存器进行时钟树设计，得到各寄存器小组的时钟树；
分别将各寄存器小组的时钟树连接至所述片上系统的主时钟路径上；
根据各时钟树的时钟长度，调节所述主时钟路径上的时钟信号到达各寄存器小组的时钟长度；其中，所述时钟信号到达各寄存器小组的时钟长度互不相同。
2.根据权利要求1所述的设计方法，其特征在于，所述对所述片上系统内的所有寄存器进行分组，得到多个寄存器小组的步骤，包括：
将所述所有寄存器中位于同一条时钟路径上的各寄存器作为一个寄存器大组，得到多个寄存器大组；
分别针对每个寄存器大组，对寄存器大组内的寄存器进行分组得到多个寄存器小组。
3.根据权利要求2所述的设计方法，其特征在于，所述对寄存器大组内的寄存器进行分组得到多个寄存器小组的步骤，包括：
将所述寄存器大组内具有相同逻辑功能的寄存器作为一个寄存器小组。
4.根据权利要求2所述的设计方法，其特征在于，所述对寄存器大组内的寄存器进行分组得到多个寄存器小组的步骤，包括：
将所述寄存器大组内具有时序关系的寄存器作为一个寄存器小组。
5.根据权利要求1所述的设计方法，其特征在于，在执行所述分别将各寄存器小组的时钟树连接至所述片上系统的主时钟路径上的步骤后，多个时钟树沿所述主时钟路径上时钟信号的传输方向依次排列。
6.根据权利要求5所述的设计方法，其特征在于，所述根据各时钟树的时钟长度，调节所述主时钟路径上的时钟信号到达各寄存器小组的时钟长度的步骤，包括：
分别针对每相邻两个时钟树，执行以下步骤：
根据相邻的第一时钟树和第二时钟树的时钟长度，确定需在第一时钟树的根节点和所述第二时钟树的根节点之间插入的缓冲器的数量，并在所述第一时钟树的根节点和所述第二时钟树的根节点之间插入所述数量的缓冲器；
其中，所述第一时钟树和所述第二时钟树沿所述主时钟路径上时钟信号的传输方向依次排列，所述第一时钟树为多个寄存器小组中第一寄存器小组的时钟树，所述第二时钟树为多个寄存器小组中第二寄存器小组的时钟树，所述时钟信号到达第一寄存器小组的时钟长度小于所述时钟信号到达第二寄存器小组的时钟长度。
7.一种片上系统的时钟树结构的设计装置，其特征在于，包括：
确定模块，用于确定片上系统允许同时导通的寄存器的最大数量；
分组模块，用于对所述片上系统内的所有寄存器进行分组，得到多个寄存器小组；其中，每个寄存器小组内的寄存器数量小于或等于所述最大数量；
设计模块，用于分别针对每个寄存器小组，对寄存器小组内的各寄存器进行时钟树设计，得到各寄存器小组的时钟树；
连接模块，用于分别将各寄存器小组的时钟树连接至所述片上系统的主时钟路径上；
调节模块，用于根据各时钟树的时钟长度，调节所述主时钟路径上的时钟信号到达各寄存器小组的时钟长度；其中，所述时钟信号到达各寄存器小组的时钟长度互不相同。
8.一种片上系统的时钟树结构的设计设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如权利要求1至6任一项所述的片上系统的时钟树结构的设计方法的步骤。
9.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至6任一项所述的片上系统的时钟树结构的设计方法的步骤。
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