CN101930270A - 时序改善电路 - Google Patents

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Hongfujin Precision Industry Shenzhen Co Ltd
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Abstract

一种时序改善电路，包括一给电脑主板供电的电源及一超级输入/输出芯片，所述电源输出电源良好信号至所述超级输入/输出芯片，所述时序改善电路还包括一连接于所述电源及超级输入/输出芯片之间的延时电路，所述电源良好信号经过所述延时电路的延时后输出至所述超级输入/输出芯片。本发明时序改善电路利用延时电路滞后电源良好信号的传输，防止电源良好信号的延时时间不够，导致主板上电时序错误。

Description

时序改善电路
技术领域
本发明涉及一种时序改善电路，特别是一种使PWRGD(Power Good，电源良好)信号延时的时序改善电路。
背景技术
根据ACPI(Advanced Configuration and Power Interface，高级配置与电源接口)规范，计算机电源管理系统可将计算机的工作状态分为S0到S5，它们代表的含义分别是：
S0：电脑正常工作，所有硬件设备全部处于打开或正常工作的状态；
S1：也称为POS(Power on Suspend，CPU停止工作)，其他的硬件设备仍然正常工作；
S2：将CPU关闭，但其余的硬件设备仍然运转；
S3：通常称为STR(Suspend to RAM，挂起到内存)，将运行中的数据写入内存后关闭硬盘；
S4：也称为STD(Suspend to Disk，挂起到硬盘)，内存信息写入硬盘，然后所有部件停止工作；
S5：所有硬件设备(包括电源)全部都关闭，即电脑处于关机状态。
当电脑从S4休眠状态被唤醒时，电脑主板上的各部件开始上电，与上电时序相关的信号包括PWRGD信号、5V_SYS电压信号、FSB_VTT信号等。PWRGD信号由ATX电源发给Super I/O(超级输入/输出)。FSB_VTT是指FSB(Front Side Bus，前端总线)的终端电压，FSB是将CPU连接到北桥芯片的总线。根据Intel Spec(英特尔规范)，Super I/O端口的PWRGD信号相对于FSB_VTT信号的延时不应小于99ms(微秒)，否则电脑主板的上电时序会因PWRGD信号的延时时间不够发生错误，电脑在S4休眠状态时无法正常唤醒，电脑出现黑屏等死机现象。
发明内容
鉴于以上内容，有必要提供一种能延时PWRGD信号的时序改善电路。
一种时序改善电路，包括一给电脑主板供电的电源及一超级输入/输出芯片，所述电源输出电源良好信号至所述超级输入/输出芯片，所述时序改善电路还包括一连接于所述电源及超级输入/输出芯片之间的延时电路，所述电源良好信号经过所述延时电路的延时后输出至所述超级输入/输出芯片。
相较于现有技术，本发明时序改善电路利用所述延时电路延迟所述电源良好信号的传输，以防止所述电源良好信号的延时时间不够导致主板上电时序错误。
附图说明
图1是本发明较佳实施方式时序改善电路的框图。
图2是本发明较佳实施方式时序改善电路的具体电路图。
图3是采用本发明较佳实施方式时序改善电路后PWRGD及FSB_VTT信号的时序图。
具体实施方式
请参阅图1，本发明较佳实施方式时序改善电路包括一给电脑主板供电的ATX电源10、一延时电路20及一Super I/O(超级输入/输出)芯片30。所述ATX电源10的PG(Power Good，电源良好)引脚输出PWRGD信号，该PWRGD信号经过所述延时电路20适当延时后输出至所述Super I/O芯片30的PG引脚(通常为Super I/O芯片30的第95脚)。
请参阅图2，所述延时电路20包括一第一晶体管(N沟道增强型MOSFET)Q1、一第二晶体管(N沟道增强型MOSFET)Q2及一延时芯片U1。所述第一晶体管Q1的栅极通过一电阻R1连接至所述ATX电源10的PG引脚，一滤波电容C1的一端与所述第一晶体管Q1的栅极相连，另一端接地。所述第一晶体管Q1的漏极通过一电阻R2接有5V_SYS电压(5伏系统电压)，并通过一电阻R3与所述第二晶体管Q2的栅极相连。所述第二晶体管Q2的漏极通过一电阻R4接有5V_SYS电压，并通过一电阻R5连接至所述延时芯片U1的第一输入端1A，所述延时芯片U1的第一输入端1A还接有一滤波电容C2。所述第一晶体管Q1及第二晶体管Q2的源极均接地。
所述延时芯片U1包括两个非门，每一非门均使输入信号反相，并使输入信号延时输出。所述延时芯片U1的第一输入端1A与第一输出端1Y、第二输入端2A与第二输出端2Y之间的逻辑关系为：
  1A   1Y   2A   2Y
  低   高   低   高
  高   低   高   低
所述延时芯片U1的第一输出端1Y与其第二输入端2A相连，VCC引脚接一3V的工作电压，GND引脚接地。所述延时芯片U1的第一输入端1A接入输入信号，该输入信号经过延时并反相后通过第一输出端1Y输出至所述延时芯片U1的第二输入端2A，该输入信号经过第二次反相及延时后通过第二输出端2Y输出至所述Super I/O芯片30。所述所述Super I/O芯片30的PG引脚通过一电阻R6接收所述延时芯片U1的第二输出端2Y输出的信号。
当所述PWRGD信号为低电平时，所述第一晶体管Q1断开，第二晶体管Q2导通，所述第二晶体管Q2的漏源极之间的阻抗迅速降低，将所述第二晶体管Q2的漏极电压拉低，因此输出低电平的信号至所述延时芯片U1的第一输入端1A，所述延时芯片U1将其第一输入端1A接收到的低电平的信号经过两次反相、两次延时后通过其第二输出端2Y输出(低电平的PWRGD信号)至所述Super I/O芯片30的PG引脚。
当所述PWRGD信号为高电平时，所述第一晶体管Q1导通，所述第一晶体管Q1的漏源极之间的阻抗迅速降低，使所述第一晶体管Q1的漏极电压拉低，因此所述第二晶体管Q2断开，所述第二晶体管Q2漏极电压为高电平，输出高电平的信号至所述延时芯片U1的第一输入端1A，所述延时芯片U1将其第一输入端1A接收到的高电平的信号经过两次反相、两次延时后通过其第二输出端2Y输出(高电平的PWRGD信号)至所述Super I/O芯片30的PG。
当电脑从S4休眠状态唤醒后，FSB_VTT信号由低电平跳变为高电平，ATX电源10的PWRGD信号经过延时后(小于规定的99ms)由低电平跳变为高电平，为防止PWRGD信号相对于FSB_VTT信号的延时时间不够，PWRGD信号通过所述延时电路20延时后再输出至所述SuperI/O芯片30。
请参阅图3，采用所述延时电路20后，经过验证，所述Super I/O芯片30端口的PG信号与FSB_VTT信号之间的延时时间为101ms，能满足正常的上电时序，从而使电脑可从S4休眠状态正常唤醒。

Claims (8)

1.一种时序改善电路，包括一给电脑主板供电的电源及一超级输入/输出芯片，所述电源输出电源良好信号至所述超级输入/输出芯片，其特征在于：所述时序改善电路还包括一连接于所述电源及超级输入/输出芯片之间的延时电路，所述电源良好信号经过所述延时电路的延时后输出至所述超级输入/输出芯片。
2.如权利要求1所述的时序改善电路，其特征在于：所述延时电路包括一延时芯片，所述延时芯片使其接入的信号延时输出。
3.如权利要求2所述的时序改善电路，其特征在于：所述延时芯片包括一第一输入端及一第一输出端，所述第一输入端接入的信号经过延时和反相后通过所述第一输出端输出。
4.如权利要求3所述的时序改善电路，其特征在于：所述延时芯片还包括一第二输入端及一第二输出端，所述延时芯片的第二输入端与其第一输出端相连，所述第二输入端接入的信号经过延时和反相后通过所述第二输出端输出。
5.如权利要求4所述的时序改善电路，其特征在于：所述延时电路还包括连接于所述电源及所述延时芯片之间的一第一晶体管及一第二晶体管。
6.如权利要求5所述的时序改善电路，其特征在于：所述第一晶体管及第二晶体管均为N沟道增强型场效应管。
7.如权利要求6所述的时序改善电路，其特征在于：所述第一晶体管的栅极通过一第一电阻接入所述电源产生的电源良好信号，所述第一晶体管的漏极通过一第二电阻接有电源，所述第一晶体管的源极接地；所述第二晶体管的栅极通过一第三电阻与所述第一晶体管的漏极相连，所述第二晶体管的漏极通过一第四电阻接有电源，所述第二晶体管的源极接地。
8.如权利要求1所述的时序改善电路，其特征在于：在电脑从S4休眠状态唤醒时，所述超级输入/输出芯片的电源良好引脚接收的信号相对于一前端总线的终端电压信号延时时间不小于99微秒。
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