CN1728151A - 动态平衡时钟树枝电路的方法 - Google Patents
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Abstract
本发明提供一种动态平衡时钟树枝电路的方法。将一可控制的缓冲器插入一时钟树枝电路一特定的层级中，并提供一控制器以控制可控制的缓冲器中PMOS/NMOS的排列而调整不同相位的两个时钟，产生更多的电流，用以补偿一落点的较慢时钟的时间延迟。此方法在同步逻辑电路设计中有效抑制了因电压降及温度变化所产生的时钟相位差。
Description
技术领域
本发明有关于一种在同步逻辑电路设计中平衡时钟相位差的方法，尤其是指一种平衡时钟树枝电路而调整同步逻辑电路设计中时钟相位差的特别设计的电路。
背景技术
设计同步电路时，通常假设所有的存储元件都使用同一个时钟(clock)，每一个存储元件的时钟都是同时转变状态(由高电位转成低电位，或由低电位转成高电位)，而且其余的所有组合逻辑方块都使用同一个时钟区间，所以关于时钟改变状态的准备时间(setup time)及维持时间(hold time)都可以藉存储元件、正反器(flip-flop)、锁存器(latch)等而估计。不过时钟连接到元件的不同路线长度以及特定元件的不同输入电容则无法实现上述假设。
图1中示出时钟由时钟源0传到落点(sink)1比传到落点n为快，因为到落点n的电线比到落点1的电线长。较长的电线具有较高的电阻及电容，使时钟产生延迟。
目前电路设计师使用时钟树枝电路合成工具(clock tree synthesistools)产生一种“平衡的时钟树枝”(balanced clock tree)，它将时钟源0的输出分成数个组，每一组成为时钟源0的一个分枝，将这种分割程序重复运用在分枝上，于是形成一时钟树枝，如图2所示。时钟合成工具能够考虑电线的电阻电容以及元件的输入电容而调整电线长度，使时钟源0到各落点的路线具有相等长度，因此各落点的时钟都具有相同的时间延迟。这种观念已经应用于最早期的H-树枝法以及最近的Steiner-树枝法。只要形成了时钟树枝电路，则自时钟0(时钟树枝的根)到各落点(时钟树枝的叶)的延迟都是一样的。
如果不能用“平衡的时钟树枝”补偿时间延迟，则电路设计师将在适当的分枝(热点分枝)上插入缓冲器20，于是产生“缓冲器树枝”，如图2所示。一个缓冲器包含两个反相器。
上述方法是假设整个电路的温度与电压都是一致的，亦即上述方法将时钟树枝电路看成静态，但对于一工作中的集成电路芯片事实上并非如此。
工作中的集成电路芯片因为某些电路方块具有较多的开关动作，在不同的区域中有不同的表面温度。温度的差异将在半导体元件中影响空穴/电子的不同流动性，也会改变电线的电阻。这些现象亦造成时钟0到各落点的时间脉冲扭曲。此外，产生较多动作(较多热量)的电路会形成较大的电压降，这较大的电压降将使本地Vdd(电源供应)低于芯片上其它部位，于是使某些相关电路(例如插入的缓冲器)反应比其它具有正常Vdd的组件慢。电压降与温度的增加都使上述“平衡的”时钟树枝电路不能平衡。
为了照顾各个部分不同温度与电压降的电路，商用的计算机辅助设计工具在时钟树枝电路中插入了过多的缓冲器，使时钟平衡变差，因为有源组件(如缓冲器)比无源组件(如电线)更易受到电压及温度的影响。
发明内容
因此本发明的目的是提供一种可控制的缓冲器，插在时钟树枝电路一特别的层级中，而且提供一控制器，通过控制可控制的缓冲器中PMOS/NMOS的编组而调整不同相位差的两个时钟，于是产生较多的电流用以补偿某一落点的较慢时钟的时间延迟。
附图说明
图1为一不平衡的时钟电路的示意图。
图2为一平衡的时钟树枝电路的示意图。
图3为本发明动态平衡时钟树枝电路的示意图。
图4为本发明可控制的缓冲器的示意图。
图5为本发明控制器的方块示意图。
图6为本发明一具有控制回路的动态平衡时钟树枝电路的示意图。
具体实施方式
请参考图3，图中示出一时钟树枝电路，一可控制的缓冲器31插在时钟树枝电路一特定的层级中，并提供一控制器50以控制可控制的缓冲器31。
图4示出可控制的缓冲器31的一实例，其中有数列PMOS及NMOS的组合。每一列有两个PMOS及两个NMOS串联，如图所示。时钟输入信号Clk_in经由一反相器41输入到每一列顶端PMOS42及底端NMOS 45的闸极。控制信号C(0)，C(1)，C(2)，…C(x)分别输入到每一列中间PMOS 43及NMOS 44的栅极。一反相器46分别插在每一列中间PMOS 43及NMOS 44的栅极之间。
当各控制信号C(0)，C(1)，C(2)，…C(x)为“1”(高电位)时，一复制的时钟输入信号Clk_in就会出现于各列的输出端47作为时钟输出信号Clk_out。当各控制信号C(0)，C(1)，C(2)，…C(x)为“0”(低电位)时，则各列的输出端47将呈现高阻抗。
因此控制信号C(0)，C(1)，C(2)，…C(x)可以控制哪些行并联而提供时钟输出信号Clk_out。提供时钟输出信号Clk_out而并联的行数越多，则输出的电流越多。时钟输出信号Clk_out则输入至时钟树枝的下一个层级。
请参考图5，根据一锁相回路(PLL)设计一控制器50，其中两个不同落点(sink)的两个时钟输入至控制器50。控制器50经由一相位侦测器51比较两输入时钟之间的相位差，然后以一充电电路52产生适当的电压，接着用电压侦测器53产生“增”，“平”或“减”的信号指示增/减计数器54控制一输出总线C[x:0]。输出总线C[x:0]包含C(0)，C(1)，C(2)，…C(x)，将C(0)，C(1)，C(2)，…C(x)分别输至各行中间PMOS 43及NMOS 44的栅极。
请参考图6，对任何两个落点(sink)安排控制器50，以接收相关时钟，并比较相位差而通过一输出总线C[x:0]送到时钟树枝一特定层级，藉以调整并联的行数而提供时钟输出信号Clk_out，因而提供适当的输出电流驱动相关的落点x，于是补偿两时钟之间的相位差。
请参考图6，可以对任两个时钟之间分别安排控制器50，因此形成一控制回路，如图所示。
本发明的精神与范围仅受后文权利要求的范围所限制，不受上述
实施例的限制。
Claims (3)
1.一种动态平衡时钟树枝电路的方法，在一时钟树枝电路中，将一可控制的缓冲器插入该时钟树枝电路一特定的层级中，并提供一控制器以接收任两个不同相位差的时钟，而以该控制器一输出总线C[x:0]控制可控制的缓冲器中PMOS和NMOS的排列，于是在可控制的缓冲器的输出端产生更多的电流，用以补偿该时钟树枝电路一落点中较慢时钟的时间延迟。
2.根据权利要求1的方法，其中该控制器包含一相位侦测器、一充电电路、一电压侦测器、一增/减计数器及一输出总线C[x:0]。
3.根据权利要求1的方法，其中该可控制的缓冲器包含数列PMOS及NMOS的组合，每一列有两个PMOS及两个NMOS串联，一时钟输入信号经由一反相器分别输入至每一列顶端PMOS及底端NMOS的闸极，输出总线C[x:0]的控制信号C(0)，C(1)，C(2)，...C(x)分别输入到每一列中间PMOS及NMOS的栅极，一反相器分别插在每一行中间PMOS及NMOS之间，中间PMOS与NMOS相连之处出现一时钟输出信号。
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