KR20160008258A

KR20160008258A - 반도체 장치

Info

Publication number: KR20160008258A
Application number: KR1020140088042A
Authority: KR
Inventors: 최훈
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2014-07-14
Filing date: 2014-07-14
Publication date: 2016-01-22
Also published as: US20160013796A1; US9608639B2; KR102180001B1

Abstract

반도체 장치가 개시되어 있다. 개시된 반도체 장치는, 클럭의 위상을 고주파수와 저주파수를 나누는 기준이 되는 기준 주파수의 단위 주기만큼 지연시키는데 사용되는 제1 그룹의 단위 지연셀들 및 사용되지 않는 제2 그룹의 단위 지연셀들을 포함하는 지연 라인과, 상기 제1 그룹의 단위 지연셀들 중 적어도 하나와 이웃하도록 형성된 리저브 캐패시터를 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 설계 기술에 관한 것이다.

최근 반도체 관련 기술의 발달로 반도체 집적회로가 갈수록 소형화, 고집적화되고 그 동작 속도도 빨라지고 있다. 이에 따라, 반도체 회로 내부에서 발생하는 기생 캐패시턴스, 인덕턴스, 저항 등에 의해 노이즈(noise)가 증가하고 있으며, 반도체 내부회로에 안정적인 전원을 공급하기 위한 설계 방안이 중요한 문제로 대두되고 있다.

본 발명의 실시예들은 리저브 캐패시터(reservoir capacitor)의 면적을 증가시키지 않고서 지연 라인(delay line)의 노이즈(noise)를 효율적으로 제거할 수 있는 반도체 장치를 제공한다.

본 발명의 일 실시예에 따른 반도체 장치는, 클럭의 위상을 고주파수와 저주파수를 나누는 기준이 되는 기준 주파수의 단위 주기만큼 지연시키는데 사용되는 제1 그룹의 단위 지연셀들 및 사용되지 않는 제2 그룹의 단위 지연셀들을 포함하는 지연 라인과, 상기 제1 그룹의 단위 지연셀들 중 적어도 하나와 이웃하도록 형성된 리저브 캐패시터를 포함할 수 있다.

본 기술에 따르면, 기준 주파수 이상의 고주파수의 클럭 지연에 사용되는 단위 지연셀들과 리저브 캐패시터간의 간격을 줄일 수 있다. 따라서, 한정된 면적에 형성된 일정 용량의 리저브 캐패시터를 이용하여 고주파수 클럭의 지연에 사용되는 단위 지연셀들에 빠른 시간 내에 충분한 양의 전압을 공급할 수 있으므로 고주파수 클럭을 지연시키는데 사용되는 단위 지연셀들에 공급되는 전원의 레벨을 안정화시킬 수 있고, 신호 마진이 타이트하여 높은 무결성이 요구되는 고주파수 클럭의 노이즈를 효과적으로 제거할 수 있다. 요컨대, 리저브 캐패시터의 면적을 증가시키지 않고서도 지연 라인의 노이즈를 효율적으로 제거하여 소자의 성능을 향상시킬 수 있다.

도 1은 본 발명과 관련된 지연고정루프(Delay Locked Loop, DLL) 회로의 일 실시예를 나타낸 블록도이다.
도 2는 본 발명과 관련된 지연 라인(delay line)의 일 실시예를 나타낸 회로도이다.
도 3a 및 도 3b는 고주파수 및 저주파수에서 지연고정루프 회로의 지연고정 동작을 비교 설명하기 위한 타이밍 다이어그램이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하도록 한다.

DDR SRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러와 같은 외부 장치로부터 입력되는 외부 클럭에 동기된 내부 클럭을 이용하여 외부 장치와 데이터의 전송을 수행한다. 따라서, 메모리와 메모리 컨트롤러간에 안정적으로 데이터를 전송하기 위해서는 메모리 컨트롤러에서 메모리로 인가되는 외부 클럭과 메모리에서 출력되는 데이터간의 시간적 동기가 매우 중요하다.

메모리에서 출력되는 데이터는 내부 클럭에 동기되어 출력되는데, 내부 클럭은 처음에 메모리로 인가될 때는 외부 클럭에 동기된 상태이지만 메모리 내부의 구성 요소들, 예컨대 입력 버퍼, 제어 회로, 주변 회로, 셀 어레이, 신호 라인 등을 거치면서 위상(phase)이 지연되어 메모리 외부로 출력될 때에는 외부 클럭과 동기되지 않은 상태로 출력된다. 따라서, 메모리에서 출력되는 데이터의 안정적인 전송을 위해서는 메모리 내부의 구성 요소들을 거치면서 지연된 위상을 역보상하여 내부 클럭의 위상이 외부 클럭의 위상과 동기되도록 하여야 한다. 이러한 역할을 수행하는 클럭 동기회로의 하나로 지연고정루프(Delay Locked Loop, DLL) 회로가 있다.

도 1은 본 발명과 관련된 레지스터 제어형 DLL 회로의 블록도이다.

도 1을 참조하면, 레지스터 제어형 DLL 회로는 클럭 버퍼(clock buffer, 10,11), 분주기(divider, 20), 위상 비교기(phase comparator, 30), 락 디텍터(lock detector, 40), 지연 제어부(delay controller, 50), 지연 라인(delay line, 60,61), 더미 지연 라인(dunmmy delay line, 70), 지연복제 모델부(replica model, 80), 클럭신호라인(clock signal line, 90) 및 출력 버퍼(output buffer, 100)를 포함할 수 있다.

클럭 버퍼(10,11)는 외부 클럭 clk,clkb을 입력받아 내부의 라이징(rising)/폴링(falling) 클럭 rclk,fclk으로 버퍼링한다. DDR SRAM에 사용되는 DLL의 경우, 클럭 버퍼(10,11)는 외부에서 입력된 소스 클럭 clk이 라이징 에지(rising edge)에 동기되어 발생하는 라이징 클럭 rclk을 생성하는 라이징 에지 클럭 버퍼(10)와, 외부에서 입력된 반전된 소스 클럭 clkb이 폴링 에지(falling edge)에 동기되어 발생하는 폴링 클럭 fclk을 생성하는 폴링 에지 클럭 버퍼(11)를 포함한다.

분주기(20)는 라이징 클럭 rclk을 더미 지연 라인(70)으로 보내기 전에 분주시킨다. 분주기(20)는 라이징 클럭 rclk의 주파수를 1/N(N은 양수, 보통 4 내지 8의 값을 갖는다)로 분주하여 기준 클럭 ref_clk을 생성한다. 여기서, 분주를 하는 주된 이유는 저전력 소모를 위해서이다.

위상 비교기(30)는 기준 클럭 ref_clk과 지연복제 모델부(8)로부터 피드백(feedback)된 피드백 클럭 fb_clk의 위상을 비교하여 두 클럭의 위상차를 검출한다. 위상 비교기(30)는 그 비교 결과를 바탕으로 지연 제어부(50)를 제어하게 된다.

락 디텍터(40)는 위상 비교기(30)의 비교 결과를 받아들여 DLL의 락 싸이클(lock cycle) 동안 지속적으로 위상을 비교하여 원하는 타이밍(timming)에 기준 클럭 ref_clk과 피드백 클럭 fb_clk의 위상이 일치했을 때 락(lock)이 완료되었다는 플래그(flag) 신호를 발생시킨다.

지연 제어부(50)는 위상 비교기(30)로부터 출력된 신호를 이용하여 지연 라인(60,61)의 지연율을 제어한다. 지연 제어부(50)는 지연 라인(60,61)의 경로를 정해줄 수 있는 로직(logic)과 경로의 위치를 바꾸어주는 양방향 쉬프트 레지스터(bidirectional shift register)로 구성되어 있다. 쉬프트 레지스터는 4개의 입력 신호를 받아 쉬프팅(shifting) 동작을 하게 되며, 초기 입력 조건(initial input condition)은 양끝을 잡아주어 초기의 최대/최소 지연(initially Max/Min delay)를 가지게 할 수 있다. 쉬프트 레지스터에 입력되는 신호는 오른쪽 쉬프팅(shifting right) 2개, 왼쪽 쉬프팅(shifting left) 2개로 구성되어 있으며, 쉬프팅 동작을 위해서는 2개의 신호가 서로 겹치지(overlap) 않게 하이 레벨(high level)인 구간을 가지면 된다.

지연 라인(60,61)은 클럭 버퍼(10,11)를 지나 외부에서 들어온 클럭 rclk,fclk의 위상을 지연시킨다. 지연 라인(60,61)은 라이징 클럭 rclk의 위상을 지연시키는 제1 지연 라인(60)과, 폴링 클럭 fclk의 위상을 지연시키는 제2 지연 라인(61)을 포함할 수 있다. 제1 지연 라인(60)과 제2 지연 라인(61)의 구성은 실질적으로 동일하다. 지연 라인(60,61)의 위상 지연 정도는 위상 비교기(30)를 통해 결정되며, 지연 제어부(50)에 의해 제어를 받아 위상 지연을 결정하는 지연 경로(delay path)를 결정하게 된다. 지연 라인(60,61)은 NAND와 NAND로 연결되어 있는 복수개의 단위 지연셀들(unit delay cells)로 구성되어 있다. 각각의 단위 지연셀들의 입력은 지연 제어부(50)의 쉬프트 레지스터와 1대1로 연결되어 있으며, 쉬프트 레지스터 출력단의 값이 하이 레벨이 되는 곳이 클럭 버퍼(10,11)를 지난 클럭 rclk, fclk이 들어오는 경로로 결정된다.

더미 지연 라인(70)은 위상 비교기(30)에 입력되는 피드백 클럭 fb_clk을 생성하기 위해, 기준 클럭 ref_clk을 지연하여 지연복제 모델부(80)로 출력한다. 더미 지연 라인(70)의 구성은 지연 라인(60,61)의 구성과 동일하며, 다만 분주되지 않은 라이징/폴링 클럭 rclk, fclk을 입력으로 하는 지연 라인(60,61)과 달리, 더미 지연 라인(70)은 분주기(20)를 통해 분주된 기준 클럭 ref_ clk을 입력으로 이용하므로 전력 소모가 적다.

지연복제 모델부(80)는 칩 외부의 클럭이 들어와 지연 라인(60,61) 전까지, 그리고 지연 라인(60,61)으로부터 출력된 클럭이 칩 외부로 출력될 때까지의 지연 요소들을 모델링(modeling)해 놓은 것으로, 더미 지연 라인(70)에서 출력된 클럭에 모델링된 지연 요소들에 따른 지연 시간을 반영하여 피드백 클럭 fb_clk을 생성한다.

클럭신호라인(90)은 지연 라인(60,61)의 출력(POUT)이 출력 버퍼(100)까지 전달되는 경로이다.

출력 버퍼(100)는 데이터 버스를 통해 메모리 코어(core)에서 데이터를 받아 클럭신호라인(90)의 클럭에 동기되어 데이터 출력 패드(미도시)로 데이터를 출력한다.

상술한 지연 라인(60,61)의 일 실시예가 도 2에 도시되어 있다.

앞서 살펴본 바와 같이, 제1 지연 라인(60)과 제2 지연 라인(61)의 구성이 실질적으로 동일하므로, 도 2에서는 제1 지연 라인(60)만을 나타내었다.

도 2를 참조하면, 지연 라인(60)은 직렬 연결된 복수개의 단위 지연셀들 UDC1~UDC5과, 복수개의 낸드 게이트들 ND11~15를 포함할 수 있다. 여기서, 복수개의 단위 지연셀들 UDC1~UDC5을 제어하는 신호는, 지연 제어부(50, 도 1 참조)의 쉬프트 레지스터로부터 출력되는 레지스터 출력신호 Regn~Reg_0와 일대일로 대응된다. 그리고, 단위 지연셀들 UDC1~UDC5은 복수개의 낸드 게이트 ND1~ND10를 포함할 수 있다.

단위 지연셀 UDC5은 낸드 게이트 ND10,ND9를 포함한다. 여기서, 낸드 게이트ND10는 전원전압 VDD과 낸드 게이트 ND15의 출력 신호를 낸드 연산하고, 낸드 게이트 ND9는 전원전압 VDD과 낸드 게이트 ND10의 출력 신호를 낸드 연산하여 단위 지연셀 UDC4로 출력한다. 나머지 단위 지연셀들 UDC4~UDC1의 구성은 단위 지연셀 UDC5와 동일하므로, 그 상세한 구성의 설명은 생략하기로 한다.

복수개의 낸드 게이트들 ND11~ND15은 각각 라이징 클럭 rclk과 지연 제어부(50)의 출력인 레지스터 출력신호 Reg_0~Reg_5를 낸드 연산한다. 이에 따라, 레지스터 출력신호 Reg_0~Reg_5가 하이 레벨이 되는 단위 지연셀에 라이징 클럭 rclk이 인가되어 지연 경로가 형성된다.

도 3a 및 도 3b는 고주파수 및 저주파수에서 지연고정루프 회로의 지연고정 동작을 비교 설명하기 위한 타이밍 다이어그램이다.

여기서, 도 3a는 DLL 회로로 입력되는 외부 클럭 clk, clkb의 주파수가 상대적으로 높은 경우를 나타내고, 도 3b는 DLL 회로로 입력되는 외부 클럭 clk, clkb의 주파수가 상대적으로 낮은 경우를 나타낸다.

먼저, 도 3a를 참조하면, DLL 회로로 입력되는 외부 클럭 clk, clkb의 주파수가 상대적으로 높은 경우에는 기준 클럭 ref_clk의 주파수도 상대적으로 높은 상태가 되며, 따라서 기준 클럭 ref_clk의 단위 주기 tck는 상대적으로 짧은 상태가 될 것이다.

기준 클럭 ref_clk과 피드백 클럭 fb_clk의 위상 차이는 기준 클럭 ref_clk의 단위 주기 tck를 넘어설 수 없으므로, 피드백 클럭 fb_clk의 기준 에지(일반적으로, 라이징 에지를 의미하며 폴링 에지가 되어도 상관 없음)가 기준 클럭 ref_clk의 기준 에지와 동기화되기 위해서 피드백 클럭 fb_clk을 지연시킨 지연량의 길이는 기준 클럭 ref_clk의 단위 주기 tck를 넘어서지 못하게 된다. 따라서, 외부 클럭 clk, clkb의 주파수가 상대적으로 높은 경우에는 피드백 클럭 fb_clk을 상대적으로 조금만 지연시켜도 지연고정 동작이 종료될 수 있으며, 적은 개수의 단위 지연셀들만 사용됨을 알 수 있다.

도 3b를 참조하면, DLL 회로로 입력되는 외부 클럭 clk, clkb의 주파수가 상대적으로 낮은 경우에는 기준 클럭 ref_clk의 주파수도 상대적으로 낮은 상태가 되며, 따라서 기준 클럭 ref_clk의 단위 주기 tck는 상대적으로 긴 상태가 될 것이다.

기준 클럭 ref_clk과 피드백 클럭 fb_clk의 위상 차이는 기준 클럭 ref_clk의 단위 주기 tck를 넘어설 수 없으므로, 피드백 클럭 fb_clk의 기준 에지가 기준 클럭 ref_clk의 기준 에지와 동기화되기 위해서 피드백 클럭 fb_clk을 지연시킨 지연량의 길이는 기준 클럭 ref_clk의 단위 주기 tck를 넘어서지 못하게 된다. 따라서, 외부에서 입력된 클럭 clk, clkb의 주파수가 상대적으로 낮은 상태에서는 피드백 클럭 fb_clk을 상대적으로 많이 지연시켜야 지연고정 동작이 종료될 수 있으며, 많은 개수의 단위 지연셀들을 사용해야 함을 알 수 있다.

한편, 지연 라인에서는 외부 전원으로부터 내부 회로로의 급격한 전류의 흐름으로 인해 전원 배선에 의해 유기되는 노이즈(noise)가 발생될 수 있다. 이러한 노이즈를 제거하기 위한 하나의 방법으로 리저브 캐패시터(reservoir capacitor)를 사용할 수 있다. 그러나, 반도체 장치의 고집적화에 따른 면적 부족으로 인하여 리저브 캐패시터의 배치 면적이 줄어들고 있으며, 이에 따라 지연 라인 내의 모든 단위 지연셀들의 노이즈를 제거할 수 있는 충분한 용량의 리저브 캐패시터를 형성할 수 없는 실정이다.

고주파수 신호의 경우 저주파 신호에 비해 신호 마진이 타이트하므로 클린(clean)한 클럭이 요구된다. 따라서, 한정된 면적에 형성된 한정된 용량의 리저브 캐패시터를 이용하여 지연 라인에서의 노이즈 제거 효율을 향상시키기 위해서는 고주파수 클럭의 지연에 사용되는 단위 지연셀들의 노이즈를 우선적으로 제거할 필요가 있다.

도 4는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이다.

도 4를 참조하면, 본 발명에 따른 반도체 장치는 지연 라인(60, 61)을 포함할 수 있다. 지연 라인(61,62)은 라이징 클럭 rclk의 위상을 지연하는 제1 지연 라인(60)과, 폴링 클럭 fclk의 위상을 지연하는 제1 지연 라인(61)을 포함할 수 있다.

제1 지연 라인(60)은 복수개의 단위 지연셀들 UDC1~UDC5을 포함하며, 복수개의 단위 지연셀들 UDC1~UDC5은 제1 지연 라인(60)의 길이 방향, 즉 도 4에서 x축으로 정의된 방향을 따라서 일렬로 배치될 수 있다. 제2 지연 라인(61)은 제1 지연 라인(60)과 실질적으로 동일한 구성을 가지며, 제1 지연 라인(60)과 나란하게 배치될 수 있다.

이하, 고주파수와 저주파수를 나누는 기준이 되는 주파수를 "기준 주파수"라고 정의할 것이다. 기준 주파수는 설계 단계에서 설계자에 의해 미리 설정되는 것으로, 불변의 값을 갖는 것이 아니며 스펙(spec)에 따라서 달라질 수 있다.

기준 주파수에서 지연 라인의 지연량은 기준 주파수의 단위 주기를 넘어설 수 없으므로, 기준 주파수에서 지연 라인의 최대 지연량은 기준 주파수의 단위 주기가 될 것이다. 따라서, 기준 주파수가 결정되면 기준 주파수에서 최대 지연량(기준 주파수의 단위 주기)을 지연시키는데 필요한 단위 셀의 개수가 결정되고, 지연 라인의 헤드(head)측 단위 지연셀 UDC1부터 필요한 개수만큼의 단위 셀들이 기준 주파수에서 최대 지연량(기준 주파수의 단위 주기)을 지연시키는데 사용되는 단위 셀들로 결정될 것이다.

그리고, 기준 주파수 이상의 고주파수에서의 지연 라인의 지연량은 기준 주파수에서 지연 라인의 최대 지연량(즉, 기준 주파수의 단위 주기)을 넘을 수 없으므로, 기준 주파수 이상의 고주파수의 클럭을 지연시키는 경우에 사용되는 단위 지연셀들은 [기준 주파수에서 최대 지연량을 지연시키는데 사용되는 단위 지연셀들]에 포함되게 된다.

도 4에서, 도면부호 UCD1 내지 UDC3으로 표시된 단위 지연셀들은 기준 주파수에서 지연라인의 최대 지연량, 즉 기준 주파수의 단위 주기 만큼 클럭을 지연시키는데 사용되는 단위 지연셀들을 나타내고, 도면부호 UCD4 내지 UDC5으로 표시된 단위 지연셀들은 기준 주파수의 단위 주기 만큼 클럭을 지연시키는데 사용되지 않는 단위 지연셀들을 나타낸다.

이하, 설명의 편의를 위하여 기준 주파수에서 최대 지연량, 즉 기준 주파수의 단위 주기 만큼 클럭을 지연시키는데 사용되는 단위 지연셀들, 즉 UCD1 내지 UDC3은 제1 그룹(G1)에 포함되는 것으로 정의하고, 기준 주파수의 단위 주기 만큼 클럭을 지연시키는데 사용되지 않는 단위 지연셀들, UCD4 내지 UDC5는 제2 그룹(G2)에 포함되는 것으로 정의할 것이다.

본 실시예에서, 제1 그룹(G1)의 단위 지연셀들 UDC1~UDC3과 제2 그룹(G2)의 단위 지연셀들 UDC4~UDC5은 일정 공간을 사이에 두고 이격되게 배치될 수 있고, 리저브 캐패시터(RC)는 제1 그룹(G1)의 단위 지연셀들 UDC1~UDC3과 제2 그룹(G2)의 단위 지연셀들 UDC4~UDC5 사이의 공간에 배치될 수 있다.

기준 주파수 이상의 고주파수의 클럭을 지연시키는 경우에 사용되는 단위 지연셀들은 제1 그룹(G1)의 단위 셀들 UDC1~UDC3에 포함되어 있으므로, 리저브 캐패시터(RC)를 제1 그룹(G1)의 단위 셀들 UDC1~UDC3과 제2 그룹(G2)의 단위 지연셀들 UDC4~UDC5 사이에 배치하면, 고주파수 클럭의 지연에 사용되는 단위 지연셀들과 리저브 캐패시터(RC)는 상호 근접하게 배치된다.

리저브 캐패시터(RC)는 MOS 트랜지스터형 캐패시터로 구성될 수 있으며, MOS 트랜지스터형 캐패시터의 게이트(G)는 지연 라인(60, 61)의 길이 방향(x축 방향)에 수직한 방향, 즉 도 4에서 y축으로 정의된 방향을 따라서 연장되는 라인 형태를 가질 수 있다. 도 4에서 도면부호 A는 소오스/드레인 접합 영역을 나타낸다.

비록, 본 실시예에서는 리저브 캐패시터(RC)로 사용된 MOS 트랜지스터형 캐패시터의 게이트(G)가 지연 라인(60,61)의 길이 방향에 수직한 방향(y축 방향)으로 연장되는 라인 형태를 갖는 경우를 나타내었으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예컨대, 도 5에 도시된 바와 같이 MOS 트랜지스터형 캐패시터의 게이트(G)는 지연 라인(60,61)의 길이 방향, 즉 x 축 방향을 따라서 연장되는 라인 형태를 가질 수도 있다.

한편, 리저브 캐패시터(RC)의 종류는 지연 라인(60,61)에 구비되는 소자의 종류에 의해 결정될 수 있다. 예를 들어, 지연 라인(60,61)에 구비되는 소자가 듀얼 게이트 산화막 구조의 얇은 MOS 트랜지스터인 경우, 리저브 캐패시터로서 얇은 MOS 트랜지스터가 형성되고, 지연 라인(60, 61)에 구비되는 소자가 싱글 게이트 산화막 구조의 두꺼운 MOS 트랜지스터인 경우, 리저브 캐패시터로서 두꺼운 MOS 트랜지스터가 형성될 수 있다.

아울러, 도 4 및 도 5를 참조로 한 실시예에서는 리저브 캐패시터(RC)가 제1 그룹(G1)의 단위 지연셀들 UDC1~UDC3과 제2 그룹의 단위 지연셀들 UDC4~UDC5 사이에 배치된 경우를 나타내었으나, 본 발명의 기술적 사상은 이에 한정되지 않으며 도 6에 도시된 바와 같이 리저브 캐패시터(RC)는 제1 그룹(G1)의 단위 지연셀들 사이, 예컨대 UDC2 및 UDC3 사이에 배치될 수도 있다. 즉, 본 발명의 기술적 사상은 리저브 캐패시터(RC)가 제1 그룹(G1)의 단위 지연셀들 UDC1~UDC3 중 적어도 어느 하나와 이웃하는 모든 경우를 포함할 수 있다.

본 실시예들에 따르면, 기준 주파수 이상의 고주파수의 클럭 지연에 사용되는 단위 지연셀들과 리저브 캐패시터간의 간격을 줄일 수 있다. 따라서, 한정된 면적에 형성된 일정 용량의 리저브 캐패시터를 이용하여 고주파수 클럭의 지연에 사용되는 단위 지연셀들에 빠른 시간 내에 충분한 양의 전압을 공급할 수 있으므로 고주파수 클럭을 지연시키는데 사용되는 단위 지연셀들에 공급되는 전원의 레벨을 안정화시킬 수 있고, 신호 마진이 타이트하여 높은 무결성이 요구되는 고주파수 클럭의 노이즈를 효과적으로 제거할 수 있다. 요컨대, 리저브 캐패시터의 면적을 증가시키지 않고서도 지연 라인의 노이즈를 효율적으로 제거하여 소자의 성능을 향상시킬 수 있다.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

60,61: 지연 라인
UDC1 내지 UDC5: 단위 지연셀들
RC: 리저브 캐패시터

Claims

클럭의 위상을 고주파수와 저주파수를 나누는 기준이 되는 기준 주파수의 단위 주기만큼 지연시키는데 사용되는 제1 그룹의 단위 지연셀들 및 사용되지 않는 제2 그룹의 단위 지연셀들을 포함하는 지연 라인; 및
상기 제1 그룹의 단위 지연셀들 중 적어도 하나와 이웃하도록 형성된 리저브 캐패시터;
를 포함하는 반도체 장치.
제1 항에 있어서, 상기 리저브 캐패시터는 상기 제1 그룹의 단위 지연셀들과 상기 제2 그룹의 단위 지연셀들 사이에 배치된 것을 특징으로 하는 반도체 장치.
제1 항에 있어서, 상기 리저브 캐패시터는 상기 제1 그룹의 단위 지연셀들 사이에 배치된 것을 특징으로 하는 반도체 장치.
제1 항에 있어서, 상기 제1 및 제2 그룹의 단위 지연셀들은 상기 지연 라인의 길이 방향을 따라서 일렬로 배치되는 것을 특징으로 하는 반도체 장치.
제1 항에 있어서, 상기 리저브 캐패시터는 MOS 트랜지스터형 캐패시터로 구성된 것을 특징으로 하는 반도체 장치.
제5 항에 있어서, 상기 MOS 트랜지스터형 캐패시터의 게이트는 상기 지연 라인의 길이 방향에 수직한 방향을 따라서 연장되는 라인 형태로 구성된 것을 특징으로 하는 반도체 장치.
제5 항에 있어서, 상기 MOS 트랜지스터형 캐패시터의 게이트는 상기 지연 라인의 길이 방향을 따라서 연장되는 라인 형태로 구성된 것을 특징으로 하는 반도체 장치.
제1 항에 있어서, 상기 지연 라인은 라이징 에지 클럭을 지연시키는 제1 지연 라인; 및
폴링 에지 클럭을 지연시키는 제2 지연 라인;
을 포함하는 것을 특징으로 하는 반도체 장치.