CN101964005B - 一种cmos电路单粒子瞬态的建模方法 - Google Patents

Abstract

本发明公开了一种CMOS电路单粒子瞬态的建模方法，该方法包括：A、将单粒子入射节点处的电荷收集机制采用瞬态电流源来表示；B、在瞬态失效分析时将CMOS电路分为不同的级段，每个级段均由NMOS模块和PMOS模块构成；C、将CMOS电路单粒子瞬态简化为输出节点集总有效负载电容C、有效电阻R和瞬态电流源的并联回路；D、推导出单粒子瞬态脉冲宽度表达式和瞬态脉冲峰值表达式；E、当单粒子入射节点瞬态脉冲峰值超过V_DD/2时，认为发生单粒子翻转错误。利用本发明，基于简单的解析模型，可以评估复杂电路中每一门电路的单粒子瞬态敏感度。

Description

一种CMOS电路单粒子瞬态的建模方法

技术领域

本发明涉及抗辐照加固微电子学和固体电子学中CMOS电路瞬态辐照技术领域，尤其涉及一种CMOS电路单粒子瞬态的建模方法。

背景技术

电离辐射在半导体器件中产生电荷有两种方法：一是采用直接电离辐照，入射粒子直接电离产生电荷；二是采用间接电离辐照，入射粒子和器件发生核反应产生二次粒子电离产生电荷。这两种机制都会导致集成电路失效。

直接电离辐照：当高能带电粒子穿过半导体材料时，损失能量，沿着入射路径离化产生电子空穴对。入射粒子损失所有的能量后，在半导体材料中经过的路径称为射程。LET表示粒子入射材料中单位路径上损失的能量，单位是MeV/cm²/mg，为单位路径上能量损失(MeV/cm)与入射靶材料密度(mg/cm³)的比值，所以LET值与靶材料不相关。我们可以很容易的将LET值和单位路径上淀积的电荷联系起来。在Si中，LET为97MeV/cm²/mg的粒子入射淀积电荷为1pC/μm。重离子导致直接电离辐照，产生电荷淀积导致翻转。重离子是指原子序数大于等于2的离子(质子、电子、中子和介子除外)。轻粒子如质子通过直接电离辐照不能够产生足够导致翻转的电荷。然而近年来随着器件尺寸的不断缩小，质子通过直接电离辐照也有可能产生足够的电荷致翻转。

间接电离辐照：尽管轻粒子通过直接电离辐照不能够产生足够多的电荷导致翻转，这并不意味着轻粒子可以被忽略。通过间接电离辐照，质子和中子可以产生明显的翻转。当高能质子或中子进入半导体晶格会和靶核发生非弹性碰撞。可能会产生下面所述的核反应：1)弹性碰撞使Si反冲，2)发射alpha或者gamma粒子，产生Mg核反冲，3)裂变反应，靶核Si裂变成C和O粒子，每种粒子均反冲。上述任何反应产物均沿它们的路径通过直接电离辐照淀积电荷。这些反应产物粒子比初始的质子和中子重得多，因此淀积更多的电荷，有可能导致单粒子翻转。非弹性碰撞反应产物能量很低。

电荷输运的基本物理：当粒子入射半导体器件，最敏感的区域通常是反向偏置的pn结。反向偏置pn结耗尽区的高电场通过漂移机制有效地收集入射粒子产生电荷，产生瞬态电流。如果粒子入射位置靠近耗尽区则会导致明显的瞬态电流，因为产生电荷将会扩散到耗尽区，被有效地收集。由于入射粒子路径高电导特性和耗尽区电场分离离化产生电荷，粒子入射路径产生电荷会导致结电场局部塌陷。漏斗(funnel)效应拓展了结电场，使之更深入衬底，即使距离结较远的电荷也可以通过漂移机制被有效收集，从而增加了入射节点的电荷收集。对于静态电路如SRAM，反向偏置的pn结连接到外部有源电路，漏斗效应不是主要因素。粒子入射pn结的电压不是常数，入射pn结有可能从反向偏置变到零偏置，减弱了漂移收集机制(漏斗效应)。因此，漏斗效应在电路早期SEE响应中起作用，初始化翻转节点电压，扩散效应在电路晚期SEE响应中起作用，翻转节点电压。

瞬态错误可以在电路不同的抽象级别注入，器件级仿真粒子入射产生瞬态电流，电路级仿真采用SPICE，逻辑级、入射节点的瞬态错误用逻辑状态的瞬时翻转建模，并仿真错误传递。

本发明采用简单的解析模型，基于组合逻辑电路的瞬态脉冲产生机制并建模，考虑从晶体管级效应到逻辑级，不需要电路仿真，采用简单的方法确定电路中最容易发生软错误的逻辑电路节点，可以极其方便的评估复杂电路的单粒子瞬态敏感性。这个模型也可以用来评估单粒子瞬态导致的失效率。失效率是统计结果，需要建模成百上千次的电荷收集事件。传统的电路模拟器，统计计算所有可能的粒子入射导致瞬态电流波形，这将是难以实现的。

发明内容

(一)要解决的技术问题

针对上述现有技术存在的不足，本发明的目的在于提供一种CMOS电路单粒子瞬态的建模方法，以确定电路中最容易发生软错误的逻辑电路节点，进而能够极其方便的评估复杂电路的单粒子瞬态敏感性。这个模型也可以用来评估单粒子瞬态导致的失效率。

(二)技术方案

为了达到上述目的，本发明的技术方案是这样实现的：

一种CMOS电路单粒子瞬态的建模方法，该方法包括：

A、将单粒子入射节点处的电荷收集机制采用瞬态电流源来表示；

B、在瞬态失效分析时将CMOS电路分为不同的级段，每个级段均由NMOS模块和PMOS模块构成；

C、将CMOS电路单粒子瞬态简化为输出节点集总有效负载电容C、有效电阻R和瞬态电流源的并联回路；

D、推导出单粒子瞬态脉冲宽度表达式和瞬态脉冲峰值表达式；

E、当单粒子入射节点瞬态脉冲峰值超过V_DD/2时，认为发生单粒子翻转错误。

上述方案中，步骤A中所述的瞬态电流源表达式为Ip(t)＝I₀(e^-t/τα-e^-t/τβ)，I₀是最大电荷收集电流，τα是结收集时间常数，τβ是初始建立离子轨迹的时间常数。

上述方案中，步骤B中所述的在瞬态失效分析时将CMOS电路分为不同的级段，这种方法与逻辑电路级设计时序分析方法类似，每个级段均由NMOS模块和PMOS模块构成。

上述方案中，步骤C中所述的有效电阻R，在NMOS模块开启时为有效下拉电阻，在PMOS模块开启时为有效上拉电阻。

上述方案中，步骤D中所述的单粒子瞬态脉冲宽度表达式为 $T_D=t_{\mathrm{peak}}-\mathrm{RC}\ln \left(\frac{V_{\mathrm{DD}}/2}{V_{\mathrm{peak}}}\right)-\mathrm{\τ\α}\ln \left(\frac{V_{\mathrm{DD}}/2}{V_{\mathrm{peak}}}\right),$ 单粒子瞬态脉冲峰值为 $V_{\mathrm{peak}}=\frac{I_0\mathrm{\τ\α}R}{\mathrm{\τ}\mathrm{\α}-\mathrm{RC}}({\left(\frac{\mathrm{\τ\α}}{\mathrm{RC}}\right)}^{\mathrm{RC}/(\mathrm{RC}-\mathrm{\τ\α})}-{\left(\frac{\mathrm{\τ\α}}{\mathrm{RC}}\right)}^{\mathrm{\τ\α}/(\mathrm{RC}-\mathrm{\τ\α})}).$

上述方案中，步骤E中所述的当单粒子入射节点电压改变超过V_DD/2时，认为发生单粒子翻转错误，对于逻辑阈值不等于V_DD/2的情况，只需调整V_peak，并不影响模型等式的正确性。

(三)有益效果

从上述技术方案可以看出，本发明具有以下有益效果：

1、利用本发明，器件级单粒子入射pn结产生的电流用电路级的瞬态电流源表示，并用双指数电流脉冲表达式精确地表述了瞬态电流源。

2、利用本发明，采用简单的解析模型，考虑从晶体管级效应到逻辑级，不需要电路仿真，可以极其方便的评估复杂电路的SET敏感性。这个模型也可以用来评估SET导致的失效率。失效率是统计结果，需要建模成百上千次的电荷收集事件。传统的电路模拟器，统计计算所有可能的粒子入射导致瞬态电流波形，这将是难以实现的。

3、利用本发明，CMOS电路分为不同的级段，每个级段均由NMOS模块和PMOS模块构成，CMOS电路单粒子瞬态简化为输出节点集总有效负载电容C和有效上拉电阻(PMOS模块开启)/有效下拉电阻(NMOS模块开启)R和瞬态电流源的并联回路，极大地简化了电路，具有很高的计算效率，可用于商业化的电子设计自动化软件。

附图说明

图1是本发明提供的CMOS电路单粒子瞬态的建模方法的流程图；

图2是本发明用于说明单粒子入射反相器输出节点产生瞬态电流的示意图。

图3是本发明用于说明CMOS电路模块化简化的示意图。

图4是本发明用于建模单粒子入射CMOS电路的电路模型示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

图1是本发明提供的CMOS电路单粒子瞬态的建模方法的流程图，该方法包括：

步骤1：将单粒子入射节点处的电荷收集机制采用瞬态电流源来表示；

步骤2：在瞬态失效分析时将CMOS电路分为不同的级段，每个级段均由NMOS模块和PMOS模块构成；

步骤3：将CMOS电路单粒子瞬态简化为输出节点集总有效负载电容C、有效电阻R和瞬态电流源的并联回路；

步骤4：推导出单粒子瞬态脉冲宽度表达式和瞬态脉冲峰值表达式；

步骤5：当单粒子入射节点瞬态脉冲峰值超过V_DD/2时，认为发生单粒子翻转错误。

图2是本发明用于说明单粒子入射反相器输出节点产生瞬态电流的示意图。图3是本发明用于说明CMOS电路模块化简化的示意图。图4是本发明用于建模单粒子入射CMOS电路的电路模型示意图。100为NMOS(n型沟道金属-绝缘体-半导体场效应晶体管)，101为PMOS(p型沟道金属-绝缘体-半导体场效应晶体管)，100和101构成了CMOS反相器电路。单粒子入射反相器输出节点产生瞬态电流用电流源102表示。103为CMOS反相器电路输出负载电容。对于瞬态失效分析，CMOS电路分为不同的级段，每个级段均由nmos模块(202)和pmos模块(201)构成。301为输出节点的有效电阻，当pmos模块(201)导通时，301为输出节点的有效上拉电阻，当nmos模块(202)导通时，301为输出节点的有效下拉电阻。

关态晶体管反偏的漏端是敏感区域，如图2所示的PMOS的漏结。PMOS的pn结有电流通过，开态晶体管(图2中的NMOS)泄放电流，试图平衡粒子入射导致的电流。如果粒子入射产生的电流足够大，以致开态晶体管并不能平衡电流，此节点上的电压将发生变化，直至电荷通过开态晶体管泄放走。当入射节点电压改变大于V_DD/2，单粒子瞬态脉冲有可能传到下一级，瞬态脉冲的宽度定义为此节点电压改变大于V_DD/2的时间。在电路分析中，单粒子入射节点处的电荷收集机制用瞬态电流源(102)来表示，如图2所示，关态PMOS的漏端有单粒子入射。在电路级，入射节点的电荷收集机制可以用双指数电流脉冲来建模，Ip(t)＝I₀(e^-t/τα-e^-t/τβ)(1)，I₀是最大电荷收集电流，τα是结收集时间常数，τβ是初始建立离子轨迹的时间常数。是最大电荷收集电流I₀由入射粒子的LET值，工艺和电学参数决定。如果对于既定工艺和粒子，I₀、τα和τβ均已确定，任何基于此工艺的电路设计都可以根据(1)进行评估。I₀、τα和τβ可以用器件仿真获得。在后面的仿真建模中，认为τβ远小于τα，τα几乎随着LET值线性增加。

对于瞬态失效分析，CMOS电路分为不同的级段，这种方法和逻辑电路级设计时序分析方法类似。每个级段均由NMOS模块(202)和PMOS模块(201)构成，如图3所示。图4给出建模的电路模型，C是输出节点集总有效负载电容(103)，R是有效上拉电阻(pmos模块导通)，有效下拉电阻(nmos模块导通)。Ip(t)是粒子入射产生的电流(102)，如(1)所示。

入射节点 $C\frac{\mathrm{dV}\left(t\right)}{\mathrm{dt}}+\frac{V\left(t\right)}{R}=I_p\left(t\right)---\left(2\right),$ 解为 $V\left(t\right)=\frac{I_0\mathrm{\τ\αR}}{\mathrm{\τ\α}-\mathrm{RC}}(e^{-t/\mathrm{\τ\α}}-e^{-t/\mathrm{RC}})---\left(3\right),$ 节点电压最大值所对应的时间 $t_{\mathrm{peak}}=\frac{\ln (\mathrm{\τ\α}/\mathrm{RC})\mathrm{\τ\αRC}}{\mathrm{\τ\α}-\mathrm{RC}}---\left(4\right).$ $V_{\mathrm{peak}}=\frac{I_0\mathrm{\τ\αR}}{\mathrm{\τ\α}-\mathrm{RC}}({\left(\frac{\mathrm{\τ\α}}{\mathrm{RC}}\right)}^{\mathrm{RC}/(\mathrm{RC}-\mathrm{\τ\α})}-{\left(\frac{\mathrm{\τ\α}}{\mathrm{RC}}\right)}^{\mathrm{\τ\α}/(\mathrm{RC}-\mathrm{\τ\α})})---\left(5\right).$ 产生幅值为Vpeak的瞬时脉冲所需最小注入电荷Q_C(Q_C＝I₀τα)， $Q_C=\frac{V_{\mathrm{peak}}(\mathrm{\τ\α}-\mathrm{RC})}{R({\left(\frac{\mathrm{\τ\α}}{\mathrm{RC}}\right)}^{\mathrm{RC}/(\mathrm{RC}-\mathrm{\τ\α})}-{\left(\frac{\mathrm{\τ\α}}{\mathrm{RC}}\right)}^{\mathrm{\τ\α}/(\mathrm{RC}-\mathrm{\τ\α})})}---\left(6\right).$ 分析(6)，如果τα远小于RC，Q_C趋于V_peakC，如果τα远大于RC，Q_C趋于(V_peak/R)τα。如果τα远小于RC，V_peak前流过R的电荷可以忽略，电荷存储在C中；如果τα远大于RC，电荷通过R流走，C中电荷很少。简单的

                        Q_C＝Q_N+(V_peak/R)τα.Q_N＝V_peakC

                        τα＜＜RC

表达式可以建模电路特性，V_peak＝V_DD/2          (7)。根据(3)，

                        I₀

                        τα＝80ps

瞬态脉冲宽度为 $T_D=t_{\mathrm{peak}}-\mathrm{RC}\ln \left(\frac{V_{\mathrm{DD}}/2}{V_{\mathrm{peak}}}\right)-\mathrm{\τ\α}\ln \left(\frac{V_{\mathrm{DD}}/2}{V_{\mathrm{peak}}}\right)---\left(8\right).$ 数学分析(5)，简化 $V_{\mathrm{peak}}=\frac{I_0\mathrm{\τ}\mathrm{\αR}}{\mathrm{\τ}\mathrm{\α}+\mathrm{RC}}---\left(9\right),$ (9)比(5)计算效率更高。

从(7)可以看出，产生瞬态脉冲幅值为V_peak的最小电荷注入Q_C有两个主要组成部分。第一项Q_N对节点电容充放电。第二项电荷通过通路流入V_DD或GND。对于快速瞬态(τα＜＜RC)，第一项占主导，τα较小时，瞬态脉冲幅值为V_peak＝V_DD/2对应的注入电荷基本为常数。随着τα增大，瞬态脉冲幅值为V_peak＝V_DD/2对应的注入电荷也增大，这是由于τα增大意味着电荷淀积过程更慢，更多的电荷从有效电阻R流过。瞬态脉冲宽度TD的情况类似。对于快速瞬态(τα＜＜RC)，TD由RC时间常数决定，(8)第二项占主导；对于慢瞬态(τα＞＞RC)，TD由τα决定，(8)第三项占主导。

只考虑单粒子入射连接到逻辑门输出节点的晶体管的漏端，电荷直接注入到输出节点。粒子入射内部节点，对输出节点的单粒子瞬态影响更小一些。本发明的主要目的在于利用简单的解析模型评估复杂电路中每一门电路的单粒子瞬态敏感度。而输出节点是决定门电路单粒子瞬态敏感度最重要的节点。当然本发明也可以用来研究内部节点的单粒子瞬态敏感度。首先导致单粒子瞬态错误最小注入电荷是τα和I₀的函数。当单粒子入射节点电压改变超过V_DD/2时，认为发生单粒子翻转错误。对于逻辑阈值不等于V_DD/2的情况，只需调整V_peak，并不影响模型等式的正确性。

考虑模型等式的准确性，用(1)双指数电流脉冲建模电荷淀积机制，有可能入射节点瞬态电压脉冲峰值不正确，I₀和τα设置如果不具有物理意义，入射节点瞬态电压脉冲峰值有可能大于V_DD或者小于GND。I₀和τα设置如果具有物理意义，解析模型结果和SPICE仿真结果相吻合。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种CMOS电路单粒子瞬态的建模方法，其特征在于，该方法包括：

A、将单粒子入射节点处的电荷收集机制采用瞬态电流源来表示；其中所述的瞬态电流源表达式为Ip(t)＝I₀(e^-t/τα-e^-t/τβ)，I₀是最大电荷收集电流，τα是结收集时间常数，τβ是初始建立离子轨迹的时间常数；

B、在瞬态失效分析时将CMOS电路分为不同的级段，每个级段均由NMOS模块和PMOS模块构成；

C、将CMOS电路单粒子瞬态简化为输出节点集总有效负载电容C、有效电阻R和瞬态电流源的并联回路；

D、推导出单粒子瞬态脉冲宽度表达式和瞬态脉冲峰值表达式；所述的单粒子瞬态脉冲宽度表达式为

单粒子瞬态脉冲峰值为

其中t_peak是单粒子脉冲峰值所对应的时间，V_peak是是单粒子脉冲峰值电压，R是PMOS模块导通时的有效上拉电阻或NMOS模块导通时的有效下拉电阻，C是输出节点集总有效负载电容，V_DD是电源电压，τα是结收集时间常数，I₀是最大电荷收集电流；

E、当单粒子入射节点瞬态脉冲峰值超过V_DD/2时，认为发生单粒子翻转错误。

2.根据权利要求1所述的CMOS电路单粒子瞬态的建模方法，其特征在于，步骤B中所述的在瞬态失效分析时将CMOS电路分为不同的级段，在瞬态失效分析时将CMOS电路分成不同的级段的方法与逻辑电路级设计时序分析方法类似，每个级段均由NMOS模块和PMOS模块构成。

3.根据权利要求1所述的CMOS电路单粒子瞬态的建模方法，其特征在于，步骤C中所述的有效电阻R，在NMOS模块开启时为有效下拉电阻，在PMOS模块开启时为有效上拉电阻。

4.根据权利要求1所述的CMOS电路单粒子瞬态的建模方法，其特征在于，步骤E中所述的当单粒子入射节点电压改变超过V_DD/2时，认为发生单粒子翻转错误，对于逻辑阈值不等于V_DD/2的情况，只需调整V_peak，并不影响模型等式的正确性。

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