JP2007312278A - ラッチ回路及び半導体集積回路 - Google Patents
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Abstract
【解決手段】本発明に係るラッチ回路は、入力データDATAが入力されるデータ入力部10と、そのデータ入力部10に接続されたノードNAを有するデータ保持部20とを備える。データ入力部10は、独立して駆動される第1クロック信号C1と第2クロック信号C2の両方が第1レベルの場合に、入力データDATAに応じたデータを上記ノードNAに伝える。データ保持部20は、第1クロック信号C1と第2クロック信号C2の少なくとも一方が第1レベルと逆の第2レベルである場合に、上記ノードNAにおけるデータを保持する。
【選択図】図1
Description
1−1.概略構成
図1は、本発明の第1の実施の形態に係るラッチ回路の構成を示す回路図である。このラッチ回路は、入力データが入力される入力端子DATA、データ入力部10、データ保持部20、及び出力データが出力される出力端子Qを備えている。入力端子DATAはデータ入力部10に接続されており、入力データは、入力端子DATAを通してデータ入力部10に入力される。データ入力部10は、データ保持部20のノードNAに接続されており、入力データに応じたデータをそのノードNAに伝える。データ保持部20は、そのノードNAにおけるデータを保持する。ノードNAは、PchトランジスタP21及びNchトランジスタN21から構成されるインバータ21を介して、出力端子Qに接続されている。
図1において、データ入力部10は、入力端子DATAとノードNAとの間に介在するクロックドインバータ11を有している。そのクロックドインバータ11は、電源とグランドとの間に直列に接続された6個のMOSトランジスタから構成されている。具体的には、クロックドインバータ11は、直列に接続されたPchトランジスタP11〜P13とNchトランジスタN11〜N13を有している。
図1において、データ保持部20は、インバータ22、及びクロックドインバータ23を有している。
以上に説明されたように、本実施の形態に係るラッチ回路は、独立した2系統のクロック信号により制御される。そして、第1正転クロック信号C1と第2正転クロック信号C2の少なくとも一方がLowレベルの場合(第2状態)、データ入力部10はデータをノードNAに伝達せず、且つ、データ保持部20はノードNAにおけるデータを安定的に保持し続ける。すなわち、SETによって一方の系統のクロック信号が一時的に変動したとしても、入力データはノードNAには反映されず、そのノードNAにおけるデータは安定的に保持される。従って、SETに起因するクロック擾乱によってラッチ回路が誤動作し、記憶データが書き換わることが防止される。つまり、クロック信号のSETに対するラッチ回路の耐性が向上する。
図2は、本発明の第2の実施の形態に係るラッチ回路の構成を示す回路図である。図2において、図1に示された構成と同様の構成には同じ符号が付され、重複する説明は適宜省略される。本実施の形態におけるデータ保持部20は、第1の実施の形態におけるデータ保持部20と同じである。
図3は、本発明の第3の実施の形態に係るラッチ回路の構成を示す回路図である。図3において、図1に示された構成と同様の構成には同じ符号が付され、重複する説明は適宜省略される。本実施の形態におけるデータ入力部10は、第1の実施の形態におけるデータ入力部10と同じである。
その結果、トランスファゲート27、28の少なくとも一方がデータを伝達することになる。この場合、データ保持部20は、ノードNAとノードNBにおけるデータを安定的に保持する。
図4は、本発明の第4の実施の形態に係るラッチ回路の構成を示す回路図である。図4において、図1〜図3に示された構成と同様の構成には同じ符号が付され、重複する説明は適宜省略される。本実施の形態におけるデータ入力部10は、第2の実施の形態におけるデータ入力部10と同じである。また、本実施の形態におけるデータ保持部20は、第3の実施の形態におけるデータ保持部20と同じである。このような構成によっても、第1の実施の形態と同じ効果が得られる。
5−1.概略構成
図5は、本発明の第5の実施の形態に係るラッチ回路の構成を示す回路図である。既出の実施の形態と同様に、データ保持部20は、2系統のクロック信号(C1,CB1)、(C2,CB2)の状態に依って、データを保持する、あるいは、データの保持を停止する。但し、本実施の形態に係るデータ保持部20は、4つのノードNA1、NA2、NB1、NB2を有している。そして、本実施の形態に係るデータ入力部10は、2系統のクロック信号(C1,CB1)、(C2,CB2)の状態に依って、データをノードNA1、NA2の両方に伝える、あるいは、データの伝達を遮断する。
図5において、データ入力部10は、第1データ入力部30と第2データ入力部40を含んでいる。第1データ入力部30は、入力端子DATAとノードNA1との間に介在しており、入力端子DATAに供給される入力データに応じたデータをノードNA1に伝える。一方、第2データ入力部40は、入力端子DATAとノードNA2との間に介在しており、入力データに応じたデータをノードNA2に伝える。
図5において、データ保持部20は、4個のノードNA1、NA2、NB1、及びNB2を有している。ノードNA1及びノードNA2は、データ入力部10の出力に接続されている。ノードNB1及びノードNB2は、インバータ51を介して出力端子Qに接続されている。
本実施の形態によれば、既出の実施の形態と同様に、クロック信号のSETに対するラッチ回路の耐性が向上する。更に、ラッチ回路のSEU(Single Event Upset)に対する耐性も向上するという追加的な効果が得られる。その理由は次の通りである。
図6は、本発明の第6の実施の形態に係るラッチ回路の構成を示す回路図である。図6において、図5に示された構成と同様の構成には同じ符号が付され、重複する説明は適宜省略される。本実施の形態におけるデータ保持部20は、第5の実施の形態におけるデータ保持部20と同じである。
図7は、本発明の第7の実施の形態に係るラッチ回路の構成を示す回路図である。図7において、図6に示された構成と同様の構成には同じ符号が付され、重複する説明は適宜省略される。本実施の形態におけるデータ入力部10は、第6の実施の形態におけるデータ入力部10と同じである。
図8は、本発明の第8の実施の形態に係るラッチ回路の構成を示す回路図である。図8において、図7に示された構成と同様の構成には同じ符号が付され、重複する説明は適宜省略される。本実施の形態におけるデータ保持部20は、第7の実施の形態におけるデータ保持部20と同じである。
図10は、本発明の第9の実施の形態に係るラッチ回路の構成を示す回路図である。図10において、図8に示された構成と同様の構成には同じ符号が付され、重複する説明は適宜省略される。本実施の形態におけるデータ保持部20は、第8の実施の形態におけるデータ保持部20と同じである。尚、本実施の形態におけるデータ保持部20は、第5、第6の実施の形態におけるデータ保持部20と同じであってもよい。
図12は、上述のクロック信号C1、CB1、C2、CB2を生成するためのクロック信号生成回路の一例を示している。このクロック信号生成回路は、ラッチ回路近傍に配置される。図12において、クロック信号C1、CB1、C2、CB2は、1つのグローバルクロック信号CLKに基づいて生成されている。
11 クロックドインバータ
14 インバータ
15,16 トランスファゲート
20 データ保持部
21,22 インバータ
23 クロックドインバータ
26 インバータ
27,28 トランスファゲート
30 第1データ入力部
31,32 トランスファゲート
33 クロックドインバータ
36 クロックドインバータ
40 第2データ入力部
41,42 トランスファゲート
43 クロックドインバータ
46 クロックドインバータ
51 インバータ
61,62 インバータ
63,66 クロックドインバータ
101〜104 インバータ
111〜114 ゲート電極
CLK グローバルクロック信号
C1 第1正転クロック信号
CB1 第1反転クロック信号
C2 第2正転クロック信号
CB2 第2反転クロック信号
Claims (16)
- 入力データが入力されるデータ入力部と、
前記データ入力部に接続されたノードを有するデータ保持部と
を備え、
前記データ入力部は、独立して駆動される第1クロック信号と第2クロック信号の両方が第1レベルの場合に、前記入力データに応じたデータを前記ノードに伝え、
前記データ保持部は、前記第1クロック信号と前記第2クロック信号の少なくとも一方が前記第1レベルと逆の第2レベルである場合に、前記ノードにおけるデータを保持する
ラッチ回路。 - 請求項1に記載のラッチ回路であって、
前記データ入力部は、前記第1クロック信号及び前記第2クロック信号に基づいて動作するクロックドインバータを含む
ラッチ回路。 - 請求項1に記載のラッチ回路であって、
前記データ入力部は、
前記第1クロック信号に基づいて動作する第1トランスファゲートと、
前記第2クロック信号に基づいて動作する第2トランスファゲートと
を含み、
前記第1トランスファゲートと前記第2トランスファゲートは、直列に接続された
ラッチ回路。 - 請求項1乃至3のいずれかに記載のラッチ回路であって、
前記データ保持部は、
入力が前記ノードに接続された第1インバータと、
入力が前記第1インバータの出力に接続され、出力が前記ノードに接続された第2インバータと
を含み、
前記第1インバータと前記第2インバータのいずれかが、前記第1クロック信号及び前記第2クロック信号に基づいて動作するクロックドインバータである
ラッチ回路。 - 請求項1乃至3のいずれかに記載のラッチ回路であって、
前記データ保持部は、
入力が前記ノードに接続された第1インバータと、
入力が前記第1インバータの出力に接続され、出力が前記ノードに接続された第2インバータと、
前記第1クロック信号に基づいて動作する第3トランスファゲートと、
前記第2クロック信号に基づいて動作する第4トランスファゲートと
を含み、
前記第3トランスファゲート及び前記第4トランスファゲートは、前記第1インバータと前記第2インバータとの間に並列に介在する
ラッチ回路。 - 請求項1に記載のラッチ回路であって、
前記データ保持部は、
前記データ入力部の出力につながる前記ノードとしての第1ノードと、
前記データ入力部の出力につながる前記ノードとしての第2ノードと、
前記第1ノードのデータと逆のデータが現れる第3ノードと、
前記第2ノードのデータと逆のデータが現れる第4ノードと
を含み、
前記データ入力部は、前記第1クロック信号と前記第2クロック信号の両方が前記第1レベルの場合に、前記入力データに応じたデータを前記第1ノード及び前記第2ノードの両方に伝える
ラッチ回路。 - 請求項6に記載のラッチ回路であって、
前記データ保持部は、
前記第3、第4ノードと前記第1ノードとの間に介在する第1クロックドインバータと、
前記第3、第4ノードと前記第2ノードとの間に介在する第2クロックドインバータと
を含み、
前記第1クロックドインバータは、前記第1クロック信号と前記第2クロック信号の少なくとも一方が前記第2レベルの時に、前記第3、第4ノードから前記第1ノードへのフィードバックを有効化し、
前記第2クロックドインバータは、前記第1クロック信号と前記第2クロック信号の少なくとも一方が前記第2レベルの時に、前記第3、第4ノードから前記第2ノードへのフィードバックを有効化する
ラッチ回路。 - 請求項6に記載のラッチ回路であって、
前記データ保持部は、
前記第3、第4ノードと前記第1ノードとの間に介在する第1クロックドインバータと、
前記第3、第4ノードと前記第2ノードとの間に介在する第2クロックドインバータと
を含み、
前記第1クロックドインバータは、前記第1クロック信号が前記第2レベルの時に、前記第3、第4ノードから前記第1ノードへのフィードバックを有効化し、
前記第2クロックドインバータは、前記第2クロック信号が前記第2レベルの時に、前記第3、第4ノードから前記第2ノードへのフィードバックを有効化する
ラッチ回路。 - 請求項6乃至8のいずれかに記載のラッチ回路であって、
前記データ入力部は、
前記入力データに応じたデータを前記第1ノードに伝える第1データ入力部と、
前記入力データに応じたデータを前記第2ノードに伝える第2データ入力部と
を含み、
前記第1データ入力部は、前記第1クロック信号に基づいて動作する第1トランスファゲートを含み、
前記第2データ入力部は、前記第2クロック信号に基づいて動作する第2トランスファゲートを含む
ラッチ回路。 - 請求項9に記載のラッチ回路であって、
前記第1データ入力部は更に、前記第1トランスファゲートと直列に接続され前記第2クロック信号に基づいて動作する第3トランスファゲートを含み、
前記第2データ入力部は更に、前記第2トランスファゲートと直列に接続され前記第1クロック信号に基づいて動作する第4トランスファゲートを含む
ラッチ回路。 - 請求項6乃至8のいずれかに記載のラッチ回路であって、
前記データ入力部は、
前記入力データに応じたデータを前記第1ノードに伝える第1データ入力部と、
前記入力データに応じたデータを前記第2ノードに伝える第2データ入力部と
を含み、
前記第1データ入力部は、前記第1クロック信号に基づいて動作する第1クロックドインバータを含み、
前記第2データ入力部は、前記第2クロック信号に基づいて動作する第2クロックドインバータを含む
ラッチ回路。 - 請求項6乃至8のいずれかに記載のラッチ回路であって、
前記データ入力部は、
前記入力データに応じたデータを前記第1ノードに伝える第1データ入力部と、
前記入力データに応じたデータを前記第2ノードに伝える第2データ入力部と
を含み、
前記第1データ入力部は、前記第1クロック信号及び前記第2クロック信号に基づいて動作する第1クロックドインバータを含み、
前記第2データ入力部は、前記第1クロック信号及び前記第2クロック信号に基づいて動作する第2クロックドインバータを含む
ラッチ回路。 - 請求項1乃至12のいずれかに記載のラッチ回路であって、
前記第1クロック信号は、クロック信号と同相の第1正転クロック信号と、前記第1正転クロック信号の反転信号である第1反転クロック信号とからなり、
前記第2クロック信号は、前記クロック信号と同相の第2正転クロック信号と、前記第2正転クロック信号の反転信号である第2反転クロック信号とからなる
ラッチ回路。 - 請求項13に記載のラッチ回路であって、
前記第1反転クロック信号は、第1クロック用インバータにより駆動され、
前記第1正転クロック信号は、第2クロック用インバータにより駆動され、
前記第2反転クロック信号は、第3クロック用インバータにより駆動され、
前記第2正転クロック信号は、第4クロック用インバータにより駆動され、
半導体基板上において、前記第1〜第4クロック用インバータは、この順に並ぶように形成された
ラッチ回路。 - 請求項1乃至14のいずれかに記載のラッチ回路を有する
フリップフロップ回路。 - 請求項1乃至14のいずれかに記載のラッチ回路を有する
半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006141304A JP4873459B2 (ja) | 2006-05-22 | 2006-05-22 | ラッチ回路及び半導体集積回路 |
US11/802,179 US7982515B2 (en) | 2006-05-22 | 2007-05-21 | Latch circuit tolerant to single event transient |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006141304A JP4873459B2 (ja) | 2006-05-22 | 2006-05-22 | ラッチ回路及び半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007312278A true JP2007312278A (ja) | 2007-11-29 |
JP4873459B2 JP4873459B2 (ja) | 2012-02-08 |
Family
ID=38711425
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006141304A Expired - Fee Related JP4873459B2 (ja) | 2006-05-22 | 2006-05-22 | ラッチ回路及び半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7982515B2 (ja) |
JP (1) | JP4873459B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2009239405A (ja) * | 2008-03-26 | 2009-10-15 | Fujitsu Microelectronics Ltd | ラッチ回路及び電子機器 |
CN101964005B (zh) * | 2009-07-22 | 2012-10-03 | 中国科学院微电子研究所 | 一种cmos电路单粒子瞬态的建模方法 |
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US9997210B2 (en) | 2015-03-27 | 2018-06-12 | Honeywell International Inc. | Data register for radiation hard applications |
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-
2006
- 2006-05-22 JP JP2006141304A patent/JP4873459B2/ja not_active Expired - Fee Related
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2007
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Also Published As
Publication number | Publication date |
---|---|
US20070268056A1 (en) | 2007-11-22 |
JP4873459B2 (ja) | 2012-02-08 |
US7982515B2 (en) | 2011-07-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090410 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111028 |
|
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