CN102117797B - 一种cmos集成电路抗单粒子辐照加固电路 - Google Patents
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Abstract
本发明公开了一种CMOS集成电路抗单粒子辐照加固电路，该电路包括一个容易发生单粒子翻转的逻辑门电路(100)和一个冗余逻辑门电路(101)，逻辑门电路(100)和冗余逻辑门电路(101)共用一个输入端，逻辑门电路(100)的输出端与冗余逻辑门电路(101)的输出端之间连接有第一二极管(102)和第二二极管(103)，且第一二极管(102)和第二二极管(103)的导通方向相反。本发明提供的CMOS集成电路抗单粒子辐照加固电路，对CMOS集成电路中敏感的逻辑门电路进行抗辐照加固，在集成电路面积和速度之间折中，明显提高了CMOS集成电路抗单粒子翻转的水平。
Description
技术领域
本发明涉及抗辐照加固微电子学和固体电子学中互补金属氧化物半导体(Complemtary Metal Oxide Semiconductor，CMOS)电路瞬态辐照技术领域，尤其涉及一种CMOS集成电路抗单粒子辐照加固电路。
背景技术
电离辐射在半导体器件中产生电荷有两种方法，一是直接电离辐照，二是间接电离辐照这两种机制都会导致集成电路失效。其中：
对于直接电离辐照，由入射粒子直接电离产生电荷。当高能带电粒子穿过半导体材料时，损失能量，沿着入射路径离化产生电子空穴对。入射粒子损失所有的能量后，在半导体材料中经过的路径称为射程。线性能量转移(Linear Energy Transfer，LET)表示粒子入射材料中单位路径上损失的能量，单位是MeV/cm2/mg，为单位路径上能量损失(MeV/cm)与入射靶材料密度(mg/cm3)的比值，所以LET值与靶材料不相关。我们可以很容易的将LET值和单位路径上淀积的电荷联系起来。在Si中，LET为97MeV/cm2/mg的粒子入射淀积电荷为1pC/μm。重离子导致直接电离辐照，产生电荷淀积导致翻转。重离子是指原子序数大于等于2的离子(质子、电子、中子和介子除外)。轻粒子如质子通过直接电离辐照不能够产生足够导致翻转的电荷。然而近年来随着器件尺寸的不断缩小，质子通过直接电离辐照也有可能产生足够的电荷致翻转。
对于间接电离辐照，入射粒子和器件发生核反应产生二次粒子电离产生电荷。尽管轻粒子通过直接电离辐照不能够产生足够多的电荷导致翻转，这并不意味着轻粒子可以被忽略。通过间接电离辐照，质子和中子可以产生明显的翻转。当高能质子或中子进入半导体晶格会和靶核发生非弹性碰撞。可能会产生下面所述的核反应：1)弹性碰撞使Si反冲，2)发射alpha或者gamma粒子，产生Mg核反冲，3)裂变反应，靶核Si裂变成C和O粒子，每种粒子均反冲。上述任何反应产物均沿它们的路径通过直接电离辐照淀积电荷。这些反应产物粒子比初始的质子和中子重得多，因此淀积更多的电荷，有可能导致单粒子翻转。非弹性碰撞反应产物能量很低。
电荷输运的基本原理：当粒子入射半导体器件，最敏感的区域通常是反向偏置的pn结。反向偏置pn结耗尽区的高电场通过漂移机制有效地收集入射粒子产生电荷，产生瞬态电流。如果粒子入射位置靠近耗尽区则会导致明显的瞬态电流，因为产生电荷将会扩散到耗尽区，被有效地收集。由于入射粒子路径高电导特性和耗尽区电场分离离化产生电荷，粒子入射路径产生电荷会导致结电场局部塌陷。漏斗(funnel)效应拓展了结电场，使之更深入衬底，即使距离结较远的电荷也可以通过漂移机制被有效收集，从而增加了入射节点的电荷收集。对于静态电路如静态随机存储器(Static Random Access Memory，SRAM)，反向偏置的pn结连接到外部有源电路，漏斗效应不是主要因素。粒子入射pn结的电压不是常数，入射pn结有可能从反向偏置变到零偏置，减弱了漂移收集机制(漏斗效应)。因此，漏斗效应在电路早期单粒子效应(Single Event Effect，SEE)响应中起作用，初始化翻转节点电压，扩散效应在电路晚期SEE响应中起作用，翻转节点电压。
为了避免单粒子脉冲产生错误，提出了多种方法，这些技术分为两类，一种是从电路中消除单粒子脉冲，一种是消除单粒子脉冲对于电路产生的影响。消除单粒子脉冲，通常是限制单粒子入射节点后的收集电荷数量。在过去，这些方法是通过改变工艺来实现的。然而这种方法越来与昂贵，辐照效应研究者倾向于采用电路设计来消除单粒子脉冲。电路设计加固分为两类，一种是允许单粒子脉冲在系统中自由传输，甚至被存储单元捕获，为了消除单粒子脉冲的影响，采用空间或者时序上的冗余电路。空间冗余方法，多个相同的电路投票获得逻辑节点的正确值。时序冗余方法，在一个时钟周期内多次采样作为投票电路的输入。三模冗余技术面积和功耗增大了三倍，对于速度影响很小。时序冗余方法对于信号在一个时钟周期内多次采样作为投票电路的输入，只需对锁存器电路进行修改，面积和功耗增加少，速度减少明显。
发明内容
(一)要解决的技术问题
针对上述现有技术存在的不足，本发明的目的在于一种CMOS集成电路抗单粒子辐照加固电路，对CMOS集成电路中敏感的逻辑门电路进行抗辐照加固，在集成电路面积和速度之间折中，以提高CMOS集成电路抗单粒子翻转的水平。
(二)技术方案
为达到上述目的，本发明提供了一种CMOS集成电路抗单粒子辐照加固电路，该电路包括一个容易发生单粒子翻转的逻辑门电路100和一个冗余逻辑门电路101，逻辑门电路100和冗余逻辑门电路101共用一个输入端，逻辑门电路100的输出端与冗余逻辑门电路101的输出端之间连接有第一二极管102和第二二极管103，且第一二极管102和第二二极管103的导通方向相反。
上述方案中，所述逻辑门电路100和所述冗余逻辑门电路101电路结构相同，且二者均是一端接电源电压，另一端接地。
上述方案中，所述逻辑门电路100所接的电源电压为VDD1，所述冗余逻辑门电路101所接的电源电压为VDD2，且VDD1不等于VDD2。
上述方案中，所述第一二极管102和所述第二二极管103的开启电压为Vt，VDD2＝VDD1+Vt-Δ，GND2＝GND1-Vt+Δ，同时VDD2-GND2在所述冗余逻辑门电路101的正常工作电压范围之内，Δ范围在0V到0.4V之间。
上述方案中，所述第一二极管102和所述第二二极管103是普通的PN结二极管，或者是肖特基二极管。
上述方案中，所述第一二极管102的阳极接冗余逻辑门电路101的输出，所述第二二极管103的阳极接逻辑门电路100的输出。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
1、利用本发明，在不改变工艺的前提下，对CMOS集成电路进行抗单粒子辐照加固，大幅度的提高了敏感电路抗单粒子翻转的能力，使其能够在空间辐射环境中正常工作。
2、利用本发明，采用简单的设计方法，大幅度的提高了敏感电路抗单粒子翻转的能力，同时电路延迟增加很少，远远低于时序冗余方法，在一个时钟周期内多次采样作为投票电路的输入这种方法增加的电路延迟。
3、利用本发明，采用简单的设计方法，大幅度的提高了敏感电路抗单粒子翻转的能力，同时电路版图增加较少，远远低于空间冗余方法，多个相同的电路投票获得逻辑节点的正确值这种方法增加的版图面积。
附图说明
图1为本发明用于说明CMOS集成电路抗单粒子辐照加固的电路示意图。
图2为本发明用于说明逻辑门电路100和冗余逻辑门电路101为反相器的示意图。
图3为本发明用于说明单粒子入射采用CMOS集成电路抗单粒子辐照加固的电路的输出端的示意图。
图4为本发明用于说明单粒子入射未采用CMOS集成电路抗单粒子辐照加固的电路的输出端的示意图。
图5为本发明用于说明单粒子入射PN结示意图。
图6为本发明用于说明图3和图4中电路的输入信号。
图7为本发明用于说明图3和图4中没有单粒子入射时的电路的输出信号。
图8为本发明用于说明图3中，单粒子入射采用CMOS集成电路抗单粒子辐照加固的电路，输出信号的变化。
图9为本发明用于说明图4中，单粒子入射未采用CMOS集成电路抗单粒子辐照加固的电路，输出信号的变化。
图10为本发明用于放大图8中输出信号在1.5us时变化的部分。
图11为本发明用于放大图9中输出信号在1.5us时变化的部分。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
电路中信息以电荷的形式存储和交换。如果存储和交换的电荷翻转，会导致电路输出错误。这些错误成为瞬态错误，软错误，单粒子事件翻转。高能核粒子或者电子源会导致翻转。产生翻转事件的核粒子包括来自太空的宇宙射线和地球上微量的放射性原子衰减。大气中的核粒子包括alpha粒子，质子和中子。电子源包括电源噪声，电磁干扰和光学辐照。由于存储器密度大，存储信息多，因此瞬态错误最为严重。随着器件等比例缩小，当评估微处理器软错误率时必须考虑存储器阵列和逻辑电路。当高能粒子入射组合逻辑单元时，产生单粒子瞬态(Single Event Transient，SET)。SET是否会产生单粒子翻转(Single Event Upset，SEU)，由逻辑设计风格，存储单元特性和系统时序等确定。
图1为本发明用于说明CMOS集成电路抗辐照加固的电路示意图，该电路包括一个容易发生单粒子翻转的逻辑门电路100和一个冗余逻辑门电路101，逻辑门电路100和冗余逻辑门电路101共用一个输入端，逻辑门电路100的输出端与冗余逻辑门电路101的输出端之间连接有第一二极管102和第二二极管103，且第一二极管102和第二二极管103的导通方向相反，第一二极管102的阳极接冗余逻辑门电路101的输出，第二二极管103的阳极接逻辑门电路100的输出。
所述逻辑门电路100和所述冗余逻辑门电路101电路结构相同，且二者均是一端接电源电压，另一端接地。所述逻辑门电路100所接的电源电压为VDD1，所述冗余逻辑门电路101所接的电源电压为VDD2，且VDD1不等于VDD2。
所述第一二极管102和所述第二二极管103的开启电压为Vt，VDD2＝VDD1+Vt-Δ，GND2＝GND1-Vt+Δ，同时VDD2-GND2在所述冗余逻辑门电路101的正常工作电压范围之内，Δ范围在0V到0.4V之间。所述第一二极管102和所述第二二极管103是普通的PN结二极管，或者是肖特基二极管。
其中，所述逻辑门电路100和所述冗余逻辑门电路101的电路结构完全相同，100电源电压为1V，地为0V，101电源电压为1V，地为0V；逻辑门电路100和冗余逻辑门电路101共用输入端，因此输入信号相同；在逻辑门电路100的输出和冗余逻辑门电路101的输出之间通过第一二极管102和第二二极管103连接；第一二极管102和第二二极管103的尺寸为10um*10um。
图2为本发明用于说明逻辑门电路100和冗余逻辑门电路101为反相器的示意图，也是未采用CMOS集成电路抗单粒子辐照加固的电路示意图，本实施例中，n型沟道场效应晶体管202宽长比为0.8/0.13，p型沟道场效应晶体管201宽长比为1.2/0.13
图3为本发明用于说明单粒子入射采用CMOS集成电路抗单粒子辐照加固的电路的输出端的示意图。图4为本发明用于说明单粒子入射未采用CMOS集成电路抗单粒子辐照加固的电路的输出端的示意图。Hspice模拟，采用Messenger的失效模型，产生的电流波形为双指数电流脉冲。Messenger的失效模型表达式如下：
τa是收集时间常数，τβ离子路径建立时间常数，Q是单粒子入射节点淀积电荷数量。
图5为本发明用于说明单粒子入射入射pn结示意图。反向偏置pn结耗尽区的高电场通过漂移机制有效地收集入射粒子产生电荷，产生瞬态电流。如果粒子入射位置靠近耗尽区则会导致明显的瞬态电流，因为产生电荷将会扩散到耗尽区，被有效地收集。由于入射粒子路径高电导特性和耗尽区电场分离离化产生电荷，粒子入射路径产生电荷会导致结电场局部塌陷。漏斗(funnel)效应拓展了结电场，使之更深入衬底，即使距离结较远的电荷也可以通过漂移机制被有效收集，从而增加了入射节点的电荷收集。
图6为本发明用于说明图3和图4中电路的输入信号。图7为本发明用于说明图3和图4中没有单粒子入射时的电路的输出信号。
图8为本发明用于说明图3中，单粒子入射采用CMOS集成电路抗单粒子辐照加固的电路，输出信号的变化。图9为本发明用于说明图4中，单粒子入射未采用CMOS集成电路抗单粒子辐照加固的电路，输出信号的变化。本实施例中，单粒子在1.5us时入射，产生电流峰值为300uA，收集时间常数τa为0.7ns，离子路径建立时间常数τβ为0.05ns。
图10为本发明用于放大图8中输出信号在1.5us时变化的部分。图11为本发明用于放大图9中输出信号在1.5us时变化的部分。当单粒子入射节点瞬态脉冲峰值超过VDD/2时，认为发生单粒子翻转错误。我们可以清楚的看到，未采用CMOS集成电路抗单粒子辐照加固的电路已经明显翻转，而用采用CMOS集成电路抗单粒子辐照加固的电路瞬态脉冲峰值仍小于VDD/2，因此采用本发明的一种CMOS集成电路抗单粒子辐照加固，可以大幅度的提高电路抗单粒子翻转的能力。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种CMOS集成电路抗单粒子辐照加固电路，其特征在于，该电路包括一个容易发生单粒子翻转的逻辑门电路(100)和一个冗余逻辑门电路(101)，逻辑门电路(100)和冗余逻辑门电路(101)共用一个输入端，逻辑门电路(100)的输出端与冗余逻辑门电路(101)的输出端之间连接有第一二极管(102)和第二二极管(103)，且第一二极管(102)和第二二极管(103)的导通方向相反。
2.根据权利要求1所述的CMOS集成电路抗单粒子辐照加固电路，其特征在于，所述逻辑门电路(100)和所述冗余逻辑门电路(101)电路结构相同，且二者均是一端接电源电压，另一端接地。
3.根据权利要求1所述的CMOS集成电路抗单粒子辐照加固电路，其特征在于，所述逻辑门电路(100)所接的电源电压为VDD1，所述冗余逻辑门电路(101)所接的电源电压为VDD2，且VDD1不等于VDD2。
4.根据权利要求3所述的CMOS集成电路抗单粒子辐照加固电路，其特征在于，所述第一二极管(102)和所述第二二极管(103)的开启电压为Vt，VDD2＝VDD1+Vt-Δ，GND2＝GND1-Vt+Δ，同时VDD2-GND2在所述冗余逻辑门电路(101)的正常工作电压范围之内，Δ范围在0V到0.4V之间。
5.根据权利要求1所述的CMOS集成电路抗单粒子辐照加固电路，其特征在于，所述第一二极管(102)和所述第二二极管(103)是普通的PN结二极管，或者是肖特基二极管。
6.根据权利要求1所述的CMOS集成电路抗单粒子辐照加固电路，其特征在于，所述第一二极管(102)的阳极接冗余逻辑门电路(101)的输出，所述第二二极管(103)的阳极接逻辑门电路(100)的输出。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| PB01 | Publication | ||
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