CN100592631C - 具有存储节点恢复功能的三冗余锁存器 - Google Patents

具有存储节点恢复功能的三冗余锁存器 Download PDF

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Abstract

在优选实施例中，本发明提供了一种用于具有存储节点恢复功能的更小更快的三冗余锁存器的电路和方法。输入驱动器连接到三个传输门的输入。每个传输门的输出连接到三个反馈反相器之一的单独输出。传输门由两个控制输入控制。这三个反馈反相器的输入连接到前向反相器/主多数表决器的输出。这三个反馈反相器中每一个反相器的输出作为该前向反相器/多数表决器的输入。该前向反相器/多数表决器的输出连接到输出驱动器的输入。输出驱动器的输出是三冗余锁存器的输出。

Description

具有存储节点恢复功能的三冗余锁存器
发明领域
本发明总体上涉及锁存器设计。更具体地来说，本发明涉及提高锁存器中的软错误免疫性(soft error immunity)。
发明背景
高能中子主要通过与硅核进行导致一连串二次反应的碰撞而在物质中丧失能量。当它们通过p-n结时，这些反应会沉积高密度的电子空穴对径迹。有些沉积的电荷将会重新组合，有些则在结接点(junction contact)处被收集。当粒子撞击锁存器的敏感区域时，累积的电荷可能超过使存储在锁存器上的值“翻转”所需的最小电荷，从而导致软错误。
导致软错误的最小电荷称为锁存器的临界电荷。软错误发生率(SER)通常以故障时间(FIT)表示。
软错误通常源于阿尔法粒子，这些粒子可能是因集成电路的封装材料中的微量放射性同位素放射出来的。倒装片(flip-chip)封装技术中使用的“凸点”材料已确定为阿尔法粒子的可能来源。
软错误的其它来源包括高能宇宙射线和太阳粒子。高能宇宙射线和太阳粒子与上层大气反应生成大量倾泻到地球的高能质子和中子。中子尤其麻烦，因为它们可以穿透大多数的人造结构(中子可以很容易地穿透5英尺的混凝土)。此效应会随纬度和海拔高度的不同而有所不同。在伦敦，此效应比赤道上的情况糟糕两倍。在丹佛海拔高度高出英里的科罗拉多，此效应比处于海平面的旧金山糟糕三倍。在商用飞机上，此效应可能比在海平面上糟100-800倍。
引起软错误的辐射一直是微处理器和其它复杂IC(集成电路)中的故障率的主要起因之一。为降低此类型的故障，已经提供了多种方法。在数据通路上添加ECC(纠错码)或奇偶校验的方法是从体系结构层面解决该问题。在数据通路上添加ECC(纠错码)或奇偶校验可能很复杂且成本高昂。
在电路层面上，可以通过增加氧化物形成的电容与p/n结形成的电容之比来降低SER。锁存器中的电容包括p/n结形成的电容和氧化物形成的电容。因为高能中子通过p/n结时产生电子/空穴对，所以减少锁存器中p/n结的面积通常会降低SER。当高能中子穿透氧化物时，不会产生大量的电子/空穴对。因此，通过增加SRAM单元中氧化物电容与p/n结电容之比通常可以降低SER。
本领域中存在降低锁存器中SER的需要。本发明的实施例可降低锁存器中的SER，而同时只会使锁存器的物理尺寸和通过该锁存器的延迟时间稍微增加。本发明的实施例还允许恢复软错误事件干扰的若干存储节点。
发明概述
在优选实施例中，本发明提供了一种用于具有存储节点恢复功能的更小更快的三冗余锁存器的电路和方法。输入驱动器连接到三个传输门的输入。每个传输门的输出连接到三个反馈反相器之一的单独输出。传输门由两个控制输入控制。三个反馈反相器的输入连接到前向反相器/多数表决器的输出。三个反馈反相器中每一个反相器的输出作为该前向反相器/多数表决器的输入。该前向反相器/多数表决器的输出连接到输出驱动器的输入。输出驱动器的输出是三冗余锁存器的输出。
通过阅读以下结合附图，以示例说明本发明原理的详细说明，可阐明本发明的其它方面和优点。
附图简介
图1是三冗余锁存器的示意图，即现有技术。
图2是具有存储节点恢复功能的改进的三冗余锁存器的框图。
图3是具有存储节点恢复功能的改进的三冗余锁存器的框图。
优选实施例的详细说明
图1是三冗余锁存器的示意图。至三冗余锁存器的输入100连接到传输门TG1、TG2和TG3的输入。控制信号102连接到传输门TG1、TG2和TG3。控制信号102控制传输门TG1、TG2和TG3的输入上的信号何时分别传输到传输门TG1、TG2和TG3的输出104、106和108。输出104、106和108上呈现的信号分别存储在LATCH(锁存器)1、LATCH2和LATCH3中。
关闭控制信号102之后，LATCH1上的信号驱动反相器INV1的输入。关闭控制信号102之后，LATCH2上的信号驱动反相器INV2的输入。关闭控制信号102之后，LATCH3上的信号驱动反相器INV3的输入。反相器INV1的输出110驱动AND(“与”门)1的输入和AND2的输入。反相器INV2的输出112驱动AND1的输入和AND3的输入。反相器INV3的输出114驱动AND2的输入和AND3的输入。AND1的输出116驱动OR(“或”门)1的一个输入。AND2的输出118驱动OR1的一个输入。AND3的输出120驱动OR1的一个输入。三冗余锁存器的输出是OR1的输出122。
三冗余锁存器通过将相同的数据存储在不同的三个锁存器中而减少软错误。例如，当控制信号102开启时，逻辑高电平值可以从传输门TG1、TG2和TG3的输入100分别驱动到传输门TG1、TG2和TG3的输出104、106和108。在控制信号102关闭之后，逻辑高电平值被存储在锁存器LATCH1、LATCH2和LATCH3中。存储在LATCH1中的逻辑高电平值驱动反相器INV1的输入，并在反相器INV1的输出110上产生逻辑低电平值。存储在LATCH2中的逻辑高电平值驱动反相器INV2的输入，并在反相器INV2的输出112上产生逻辑低电平值。存储在LATCH3中的逻辑高电平值驱动反相器INV3的输入，并在反相器INV3的输出114上产生逻辑低电平值。
因为反相器INV1、INV2和INV3的输出110、112和114分别为低电平，所以至AND1、AND2和AND3的所有输入110、112和114分别为逻辑低电平值。因为至AND1、AND2和AND3的所有输入110、112和114分别为逻辑低电平值，所以AND1、AND2和AND3的输出116、118和120分别为逻辑低电平值。因为AND1、AND2和AND3的所有输出116、118和120分别为逻辑低电平值，所以OR1的所有输入均为逻辑低电平值。因为至OR1的所有输入116、118和120分别为逻辑低电平值，所以输出122为逻辑低电平值。
如果发生软错误，例如在LATCH2中发生，并将存储的逻辑值从逻辑高电平值改为逻辑低电平值，则反相器INV2的输入106上出现逻辑低电平值。反相器INV2的输出112将逻辑高电平值提供给AND1和AND3的输入。在本例中，因为AND1的另一输入110和AND3的另一输入114为逻辑低电平值，所以AND1和AND3的输出116和120分别保持逻辑低电平值，且输出122不变。本实例说明一个锁存器中的单个软错误不会改变三冗余锁存器中原存储值。
另一个示例是，假设除LATCH2中有软错误外，LATCH3中也有软错误。这样，反相器INV3的输入108为逻辑低电平值，因此反相器INV3的输出114为逻辑高电平值。于是至AND2的输入114和至AND3的输入114均为逻辑高电平值。因为AND1的输入上呈现逻辑低电平值和逻辑高电平值，所以AND1的输出116仍为逻辑低电平值。因为AND2的两个输入分别为逻辑低电平和逻辑高电平，所以AND2的输出118仍为逻辑低电平值。但是，因为AND3的输入112和114为逻辑高电平值，所以输出120为逻辑高电平值。因为OR1的输入120是逻辑高电平值，所以输出122从逻辑低电平值变为逻辑高电平值。本实例说明三冗余锁存器的两个锁存器中发生软错误会改变三冗余锁存器中原存储值。
三冗余锁存器防止单个软错误改变该锁存器中的原存储值。但是，这需要以增加电路为代价，从而使锁存器物理尺寸更大。此外，三冗余可能在锁存器的延迟路径上引入时延。因此，三冗余锁存器通常比单一锁存器大且速度较慢。
图2是具有存储节点恢复功能的三冗余锁存器的框图。输入驱动器INDRV在其输入200上接收信号，并将信号从其输出202驱动到传输门TG1、TG2和TG3的输入202。此外，可以采用三态输入反相器、交叉耦合的NAND(“与非”)门和交叉耦合的NOR(“或非”)门来代替传输门。如果控制信号204和206开启，则传输门TG1、TG2和TG3的输入202上的信号传输到传输门TG1的输出208、传输门TG2的输出210和传输门TG3的输出212。存储节点208、210和212上呈现的逻辑值还作为输入提供给前向反相器/多数表决器FWINV/MV。
输入208、210和212上呈现的逻辑值使前向反相器/多数表决器FWINV/MV输出逻辑值214，逻辑值214与输入208、210和212上呈现的逻辑值意义相反。前向反相器/多数表决器FWV/MV的输出214驱动每个反馈反相器FBINV1、FBINV2和FB1NV3的输入。此外，可以采用三态反相器来代替反馈反相器。每个反馈反相器208、210和212的输出分别反馈原来在传输门TG1、TG2和TG3的输出208、210和212上呈现的相同逻辑值。反馈反相器FBINV1、FBINV2和FBINV3的组合连同前向反相器/多数表决器FWINV/MV构成锁存器226，其中节点208、210和212是存储节点。
在控制输入204和206关闭时，锁存器226保持传输门TG1、TG2和TG3提供的原始信号逻辑值。存储在存储节点208、210和212中的逻辑值连接到前向反相器/多数表决器FWINV/MV的输入。前向反相器/多数表决器FWINV/MV的输出214驱动输出驱动器OUTDRV的输入214。输出驱动器OUTDRV的输出224是三冗余锁存器的输出。
作为对本实施例适用冗余的实例，假设存储的是逻辑高电平值。在本例中，存储节点208、210和212各存储一个逻辑高电平值。存储节点214保持逻辑低电平值。在本例中，如果存储节点208受软错误事件干扰，且节点208上的值变为逻辑低电平值，则前向反相器/多数表决器FWINV/MV的输入上呈现逻辑低电平值。因为前向反相器/多数表决器FWINV/MV还有两个输入210和212处于逻辑高电平值，所以前向反相器/多数表决器FWINV/MV的输出仍保持为逻辑低电平值，与发生软错误事件之前一样。由于节点214保持逻辑低电平值，因而反馈反相器FBINV1的输入由逻辑低电平值驱动。因为反馈反相器FBINV1的输入214由逻辑低电平值驱动，所以反馈反相器FBINV1的输出208被驱动回到其原逻辑高电平值。存储节点208得到恢复。
但是，在本例中如果软错误事件几乎同时改变了节点208和210上存储的值，则三冗余锁存器将与其原始值不同。如果软错误事件几乎同时将节点208和210上存储的逻辑值从逻辑高电平值改变为逻辑低电平值，则前向反相器/多数表决器FWINV/MV的输入208和210从逻辑高电平值变为逻辑低电平值。由于输入208和210为逻辑低电平值，所以多数表决输出为逻辑低电平值。因此，存储在节点214上的逻辑值从原逻辑低电平值变为逻辑高电平值。因为存储节点214上的逻辑值为高电平值，所以至所有三个反馈反相器FBINV1、FBINV2和FBINV3的输入均为逻辑高电平值。因为所有三个反馈反相器FBINV1、FBINV2和FBINV3的输入均为逻辑高电平值，所以反馈反相器FBINV1、FBINV2和FBINV3的输出208、210、和212分别被驱动成逻辑低电平值。在本例中，存储在三冗余锁存器中的原始值从逻辑高电平值变为逻辑低电平值。
除改善锁存器的软错误率之外，图2所示的三冗余锁存器还减小了三冗余锁存器的物理尺寸，因为它使用的晶体管更少。图2所示的三冗余锁存器还减少了通过三冗余锁存器的时延，因为减少了逻辑时延数量。
图3是具有存储节点恢复功能的三冗余锁存器的示意图。图3包括与图2相同的基本功能块：输入驱动器INDRV、传输门1TG1、传输门2TG2、传输门3TG3、反馈反相器FBINV1、反馈反相器FBINV2、反馈反相器FBINV3、前向反相器/多数表决器FWINV/MV和输出驱动器OUTDRV。三冗余锁存器的输入驱动器INDRV的一个实施例包含PFET(P型场效应晶体管)MP1和NFET(N型场效应晶体管)MN1。在本实施例中，PFET MP1的源极连接到VDD(电源)，漏极302连接到输入驱动器INDRV的输出和NFET MN1的漏极。PFET MP1和NFET MN1的栅极300连接到输入驱动器INDRV的输入。NFET MN1的源极连接到GND(地)。
三冗余锁存器的传输门1TG1的一个实施例包含PFET MP2和NFET MN2。在该实施例中，PFET MP2和NFET MN2的漏极均连接到传输门1TG1的输入302。PFET MP2和NFET MN2的源极均连接到传输门1TG1的输出308。PFET MP2的栅极连接到传输门1TG1的控制输入306。NFET MN2的栅极连接到传输门1TG1的控制输入304。
三冗余锁存器的传输门2TG2的一个实施例包含PFET MP3和NFET MN3。在此实施例中，PFET MP3和NFET MN3的漏极均连接到传输门2TG2的输入302。PFET MP3和NFET MN3的源极均连接到传输门2TG1的输出310。PFET MP3的栅极连接到传输门2TG2的控制输入306。NFET MN3的栅极连接到传输门2TG2的控制输入304。
三冗余锁存器的传输门3TG3的一个实施例包含PFET MP4和NFET MN4。在此实施例中，PFET MP4和NFET MN4的漏极均连接到传输门3TG3的输入302。PFET MP4和NFET MN4的源极均连接到传输门3TG3的输出312。PFET MP4的栅极连接到传输门3TG3的控制输入306。NFET MN4的栅极连接到传输门3TG3的控制输入304。
三冗余锁存器的反馈反相器1FBINV1的一个实施例包含PFETMP5和NFET MN5。在此实施例中，PFET MP5和NFET MN5的栅极均连接到反馈反相器1FBINV1的输入314。PFET MP5的漏极和NFET MN5的漏极连接到反馈反相器1FBINV1的输出308。PFETMP5的源极连接到VDD。NFET MN5的源极连接到GND。
三冗余锁存器的反馈反相器2FBINV2的一个实施例包含PFETMP6和NFET MN6。在此实施例中，PFET MP6的栅极和NFET MN6的栅极均连接到反馈反相器2FBINV2的输入314。PFET MP6的漏极和NFET MN6的漏极均连接到反馈反相器2FBINV2的输出310。PFET MP6的源极连接到VDD。NFET MN6的源极连接到GND。
三冗余锁存器的反馈反相器3FBINV3的一个实施例包含PFETMP7和NFET MN7。在此实施例中，PFET MP7的栅极和NFET MN7的栅极均连接到反馈反相器3FBINV3的输入314。PFET MP7的漏极和NET MN7的漏极均连接到反馈反相器3FBINV3的输出312。PFET MP7的源极连接到VDD。NFET MN7的源极连接到GND。
三冗余锁存器的前向反相器/多数表决器FWINV/MV的一个实施例包含PFET MP8、PFET MP9、PFT MP10、PFET MP11、PFETMP12、NFET MN8、NFET MN9、NFET MN10、NFET MN11和NFETMN12。在此实施例中，PFET MP8、PFET MP10和PFET MP12的源极均连接到VDD。在此实施例中，NFET MN9、NFET MN11和NFET MN12的源极均连接到GND。PFET MP8的漏极和PFET MP9的源极连接到节点316。PFET MP10的漏极、PFET MP12的漏极和PFET MP11的源极连接到节点320。NFET MN9的漏极和NFET MN8的源极连接到节点318。NFET MN11的漏极、NFET MN12的漏极和NFET MN10的源极连接到节点322。PFET MP9、PFET MP11、NFET MN8和NFET MN10的漏极均连接到前向反相器/多数表决器FWINV/MV的输出314。PFET MP8、PFET MP10、NFET MN9和NFET MN11的栅极均连接到前向反相器/多数表决器FWINV/MV的输入308。PFET MP9、PFET MP12、NFET MN8和NFET MN12的栅极均连接到前向反相器/多数表决器FWINV/MV的输入310。PFETMP11和NFET MN10的栅极均连接到前向反相器/多数表决器FWINV/MV的输入312。
三冗余锁存器的输出驱动器OUTDRV的一个实施例包含PFETMP13和NFET MN13。在本实施例中，PFET MP13的源极连接到VDD，漏极324连接到输出驱动器OUTDRV的输出和NFET MN13的漏极。PFET MP13和NFET MN13的栅极314连接到输出驱动器OUTDRV的输入314。NFET MN13的源极连接到GND。
图3是改进的三冗余锁存器的示意图。输入驱动器INDRV在其输入300上接收信号，并将信号从其输出302驱动到传输门TG1、传输门TG2和传输门TG3的输入302。如果控制信号304为逻辑高电平值而控制信号306为逻辑低电平值，则传输门1TG1、传输门2TG2和传输门3TG3的输入302上的信号被传输到传输门1TG1的输出308、传输门2TG2的输出310和传输门TG3的输出312。
传输到节点308、310和312的信号还出现在前向反相器/多数表决器FWINV/MV的输入上。因为输入308、310和312的逻辑值相同，所以前向反相器/多数表决器FWINV/MV的输出314上呈现相反的逻辑值。前向反相器/多数表决器FWINV/MV的输出提供给所有反馈反相器FBINV1、FBINV2和FBINV3的输入314。反馈反相器FBINV1、FBINV2和FBINV3的输出308、310和312分别加固存储在节点308、310和312上的原始逻辑值。反馈反相器FBINV1、FBINV2、FBINV3和前向反相器/多数表决器FWINV/MV的组合构成锁存器LATCH1 326。
在控制输入304被驱动成逻辑低电平值，以及控制输入306被驱动成逻辑高电平值之后，LATCH1 326将原始逻辑值存储在节点308、310和312上。存储在节点308、310和312上的原始逻辑值被施加到前向反相器/多数表决器FWINV/MV的输入308、310和312上。如果节点308、310和312均没有被干扰，则在前向反相器/多数表决器FWINV/MV的输出314上呈现逻辑值相反的信号。
例如，如果在节点308、310和312上存储逻辑高电平值，则前向反相器/多数表决器FWINV/MV的输出314上呈现的是逻辑低电平值。前向反相器/多数表决器FWINV/MV的输出314上的逻辑低电平值随后呈现在每个反馈反相器FBINV1、FBINV2和FBINV3的输入314上。在本例中，反馈反相器FBINV1、FBINV2和FBINV3的输出308、310和312分别加固存储在节点308、310和312上的原逻辑高电平值。在本例中，提供给输出驱动器OUTDRV的输入314的逻辑低电平值在输出驱动器OUTDRV的输出324上被驱动为逻辑高电平值。
在本例中，如果在节点308、310和312上存储了逻辑高电平值，而节点308由于软错误事件而变为逻辑低电平值，则前向反相器/多数表决器FWINV/MV的输入308为逻辑低电平值。而输入310和312保持为逻辑高电平值。因为输入310和312为逻辑高电平值且为多数，所以前向反相器/多数表决器FWINV/MV的输出314保持逻辑低电平值。因为前向反相器/多数表决器FWINV/MV的输出314为逻辑低电平值，所以反馈反相器FBINV1的输出被驱动为逻辑高电平值。因此，节点308上的逻辑值从被干扰的逻辑低电平值恢复为其上存储的原逻辑高电平值。在本例中，单个软错误不会改变存储在三冗余锁存器中的原始值。
但是，如果软错误事件几乎同时改变了节点308和310上存储的值，则三冗余锁存器将与它的原始值不同。例如，如果节点308、310和312上存储了逻辑高电平值，则前向反相器/多数表决器FWINV/MV的输出314上呈现逻辑低电平值。如果软错误事件几乎同时将节点308和310上存储的逻辑值从逻辑高电平值改变为逻辑低电平值，则至前向反相器/多数表决器FWINV/MV的输入308和310从逻辑高电平值变为逻辑低电平值。因为前向反相器/多数表决器FWINV/MV的输入308和310为逻辑低电平值，所以多数表决为低，而前向反相器/多数表决器FWINV/MV的输出314为逻辑高电平值。因为输出314为逻辑高电平值，所以存储在节点308、310和312的值变为逻辑低电平值。在本例中，存储在三冗余锁存器上的原始值从逻辑高电平值变为逻辑低电平值。
如果两次软错误事件的发生在时间上隔得足够开，则节点308、310和312均将保持它们的原逻辑值。例如，如果软错误事件使节点308从逻辑高电平值变为逻辑低电平值，而在三冗余锁存器恢复节点308之前第二个软错误事件未干扰节点310，则受第二个软错误事件干扰的节点310也将恢复到高逻辑电平值。在本例中，在这两个软错误事件之后，所有节点308、310和312均保持其原逻辑高电平值。本锁存器的优点在于，所存储的值可以保存多年而不会被干扰。例如，门控锁存器可在系统上电期间存储值。此值在系统再次关机之前不会改变。在某些情况中，系统可能数年不关机，而且在此期间锁存器可能不会被刷新。
本三冗余锁存器采用基于SOI(绝缘硅)衬底的CMOS(互补金属氧化物半导体)来实现比采用基于半导体衬底的CMOS来实现，其软错误率要低。因为在使用本三冗余锁存器时，基于SOI的CMOS的故障机制不同于基于半导体衬底的CMOS的故障机制，所以采用基于SOI的CMOS来设计本三冗余锁存器时可以取得较低的软错误率。当采用基于半导体衬底的CMOS时，三冗余锁存器的故障机制是存储节点效应。电子空穴对可能产生会扩散到存储节点并改变该节点上的逻辑值的电荷。当采用基于SOI的CMOS时，三冗余锁存器的故障机制是晶体管效应。当辐射撞击到锁存器中的一个或多个晶体管时，可以触发一个或多个双极性晶体管，同时具有足够的增益使一个或多个FET导通。如果足够多的FET导通，则如图3所示存储节点314可改变其逻辑值。
除改善锁存器的软错误率之外，图3所示的三冗余锁存器还减小了三冗余锁存器的物理尺寸，因为它使用的晶体管更少。图3所示的三冗余锁存器还减少了通过三冗余锁存器的时延，因为减少了逻辑时延的数量。
以上对本发明的说明用于示意和描述。这并不意味着将本发明穷举或限定为所公开的具体形式，而是可以根据以上教导进行其它修改和变化。所选择并描述的实施例是用于充分地阐明本发明原理及其实际应用，以便本领域的其它技术人员可在各种实施例中以最佳的方式利用本发明，并进行各种修改以适用于所设想的特定用途。所附权利要求书应理解为涵盖除现有技术所限定的范围之外的本发明的其它替代实施例。

Claims (10)

1.一种用于减少软错误的三冗余锁存器，包括：
a)输入驱动器，所述输入驱动器具有输入和输出；
b)第一传输门，所述第一传输门具有输入、第一控制输入、第二控制输入和输出；
c)第二传输门，所述第二传输门具有输入、第一控制输入、第二控制输入和输出；
d)第三传输门，所述第三传输门具有输入、第一控制输入、第二控制输入和输出；
e)第一反馈反相器，所述第一反馈反相器具有输入和输出；
f)第二反馈反相器，所述第二反馈反相器具有输入和输出；
g)第三反馈反相器，所述第三反馈反相器具有输入和输出；
h)前向反相器/多数表决器，所述前向反相器/多数表决器具有第一输入、第二输入、第三输入和输出；
i)输出驱动器，所述输出驱动器具有输入和输出；
j)其中，所述输入驱动器的输入是所述三冗余锁存器的输入；
k)其中，所述输入驱动器的输出连接到所述第一传输门的输入、所述第二传输门的输入和所述第三传输门的输入；
l)其中，所述三冗余锁存器的第一控制输入连接到所述第一传输门的第一控制输入、所述第二传输门的第一控制输入和所述第三传输门的第一控制输入；
m)其中，所述三冗余锁存器的第二控制输入连接到所述第一传输门的第二控制输入、所述第二传输门的第二控制输入和所述第三传输门的第二控制输入；
n)其中，所述第一传输门的输出连接到所述第一反馈反相器的输出和所述前向反相器/多数表决器的第一输入；
o)其中，所述第二传输门的输出连接到所述第二反馈反相器的输出和所述前向反相器/多数表决器的第二输入；
p)其中，所述第三传输门的输出连接到所述第三反馈反相器的输出和所述前向反相器/多数表决器的第三输入；
q)其中，所述前向反相器/多数表决器的输出连接到所述第一反馈反相器的输入、所述第二反馈反相器的输入、所述第三反馈反相器的输入和所述输出驱动器的输入；
r)其中，所述输出驱动器的输出是所述三冗余锁存器的输出。
2.如权利要求1所述的三冗余锁存器，其特征在于所述输入驱动器包括：
a)PFET，所述PFET具有栅极、漏极和源极；
b)NFET，所述NFET具有栅极、漏极和源极；
c)其中，所述PFET的源极连接到VDD；
d)其中，所述NFET的源极连接到GND；
e)其中，所述NFET的栅极和所述PFET的栅极是所述输入驱动器的输入；
f)所述NFET的漏极和所述PFET的漏极是所述输入驱动器的输出；
3.如权利要求1所述的三冗余锁存器，其特征在于所述第一传输门包括：
a)PFET，所述PFET具有栅极、漏极和源极；
b)NFET，所述NFET具有栅极、漏极和源极；
c)其中，所述NFET的漏极和所述PFET的漏极连接到所述第一传输门的输入；
d)其中，所述PFET的源极和所述NFET的源极连接到所述第一传输门的输出；
e)其中，所述NFET的栅极连接到所述第一传输门的第一控制输入；
f)其中，所述PFET的栅极连接到所述第一传输门的第二控制输入。
4.如权利要求1所述的三冗余锁存器，其特征在于所述第二传输门包括：
a)PFET，所述PFET具有栅极、漏极和源极；
b)NFET，所述NFET具有栅极、漏极和源极；
c)所述NFET的漏极和所述PFET的漏极连接到所述第二传输门的输入；
d)所述PFET的源极和所述NFET的源极连接到所述第二传输门的输出；
e)所述NFET的栅极连接到所述第二传输门的第一控制输入；
f)所述PFET的栅极连接到所述第二传输门的第二控制输入。
5.如权利要求1所述的三冗余锁存器，其特征在于所述第三传输门包括：
a)PFET，所述PFET具有栅极、漏极和源极；
b)NFET，所述NFET具有栅极、漏极和源极；
c)其中，所述PFET的漏极和所述NFET的漏极连接到所述第三传输门的输入；
d)其中，所述PFET的源极和所述NFET的源极连接到所述第三传输门的输出；
e)其中，所述NFET的栅极连接到所述第三传输门的第一控制输入；
f)其中，所述PFET的栅极连接到所述第三传输门的第二控制输入。
6.如权利要求1所述的三冗余锁存器，其特征在于所述第一反馈反相器包括：
a)PFET，所述PFET具有栅极、漏极和源极；
b)NFET，所述NFET具有栅极、漏极和源极；
c)其中，所述PFET的源极连接到VDD；
d)其中，所述NFET的源极连接到GND；
e)其中，所述NFET的栅极和所述PFET的栅极是所述第一反馈反相器的输入；
f)其中，所述NFET的漏极和所述PFET的漏极是所述第一反馈反相器的输出。
7.如权利要求1所述的三冗余锁存器，其特征在于所述第二反馈反相器包括：
a)PFET，所述PFET具有栅极、漏极和源极；
b)NFET，所述NFET具有栅极、漏极和源极；
c)其中，所述PFET的源极连接到VDD；
d)其中，所述NFET的源极连接到GND；
e)其中，所述NFET的栅极和所述PFET的栅极是所述第二反馈反相器的输入；
f)其中，所述NFET的漏极和所述PFET的漏极是所述第二反馈反相器的输出。
8.如权利要求1所述的三冗余锁存器，其特征在于所述第三反馈反相器包括：
a)PFET，所述PFET具有栅极、漏极和源极；
b)NFET，所述NFET具有栅极、漏极和源极；
c)其中，所述PFET的源极连接到VDD；
d)其中，所述NFET的源极连接到GND；
e)其中，所述NFET的栅极和所述PFET的栅极是所述第三反馈反相器的输入；
f)其中，所述NFET的漏极和所述PFET的漏极是所述第三反馈反相器的输出。
9.如权利要求1所述的三冗余锁存器，其特征在于所述前向反相器/多数表决器包括：
a)第一PFET，所述第一PFET具有栅极、漏极和源极；
b)第二PFET，所述第二PFET具有栅极、漏极和源极；
c)第三PFET，所述第三PFET具有栅极、漏极和源极；
d)第四PFET，所述第四PFET具有栅极、漏极和源极；
e)第五PFET，所述第五PFET具有栅极、漏极和源极；
f)第一NFET，所述第一NFET具有栅极、漏极和源极；
g)第二NFET，所述第二NFET具有栅极、漏极和源极；
h)第三NFET，所述第三NFET具有栅极、漏极和源极；
i)第四NFET，所述第四NFET具有栅极、漏极和源极；
j)第五NFET，所述第五NFET具有栅极、漏极和源极；
k)其中，所述第一、第二和第三PFET的源极连接到VDD；
l)其中，所述第一、第二和第三NFET的源极连接到GND；
m)其中，所述第四PFET的漏极、所述第五PFET的漏极、所述第四NFET的漏极和所述第五NFET的漏极都连接到所述前向反相器/多数表决器的输出；
n)其中，所述第一PFET的栅极、所述第二PFET的栅极、所述第一NFET的栅极和所述第二NFET的栅极都连接到所述第一反馈反相器的输出；
o)其中，所述第三PFET的栅极、所述第四PFET的栅极、所述第三NFET的栅极和所述第四NFET的栅极都连接到所述第二反馈反相器的输出；
p)其中，所述第五NFET的栅极和所述第五PFET的栅极连接到所述第三反馈反相器的输出；
q)其中，所述第一PFET的漏极连接到所述第四PFET的源极；
r)其中，所述第二PFET的漏极和所述第三PFET的漏极连接到所述第五PFET的源极；
s)其中，所述第一NFET的漏极连接到所述第四NFET的源极；
t)其中，所述第二NFET的漏极和所述第三NFET的漏极连接到所述第五NFET的源极。
10.如权利要求1所述的三冗余锁存器，其特征在于所述输出驱动器包括：
a)PFET，所述PFET具有栅极、漏极和源极；
b)NFET，所述NFET具有栅极、漏极和源极；
c)其中，所述PFET的源极连接到VDD；
d)其中，所述NFET的源极连接到GND；
e)其中，所述NFET的栅极和所述PFET的栅极是所述输出驱动器的输入；
f)其中，所述NFET的漏极和所述PFET的漏极是所述输出驱动器的输出。
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