JP4249739B2 - ラッチのソフトエラー率の改善 - Google Patents
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- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
Description
312 トライステート可能なインバータ
316 第2のインバータ
410 トライステート可能なインバータ
412 第1のインバータ
426 第2のインバータ
MN1 第1のNFET
MN2 第1のNFET
MN4 第2のNFET
MN6 第3のNFET
MP1 第2のPFET
MP2 第2のPFET
MP4 第1のPFET
MP6 第3のPFET
Claims (1)
- ソフトエラーを低減するためのトライステート可能なラッチであって、
a)第1の入力(406)と、第2の入力(424)と、第3の入力(402)と、第4の入力(430)と、出力(414)とを有する、トライステート可能なインバータ(410)と、
b)入力(414)と出力(406)とを有する第1のインバータ(412)と、
c)入力(414)と出力(424)とを有する第2のインバータ(426)
d)入力(400)と出力(406)と制御端子(402)とを有する転送ゲート(404)
とを備え、
e)前記転送ゲート(404)の入力(400)が、入力信号に接続され、前記転送ゲート(404)の出力(406)が、前記トライステート可能なインバータ(410)の第1の入力(406)と、前記第1のインバータ(412)の出力(406)とに接続され、前記制御端子(402)が、あるクロック信号に接続され、
f)前記トライステート可能なインバータ(410)の前記第1の入力(406)は、前記第1のインバータ(412)の前記出力(406)に接続され、
g)前記第1のインバータ(412)の前記入力(414)は、前記トライステート可能なインバータ(410)の前記出力(414)に接続され、
h)前記第2のインバータ(426)の前記入力(414)は、前記第1のインバータ(412)の前記入力(414)に接続され、
i)前記第2のインバータ(426)の前記出力(424)は、前記トライステート可能なインバータ(410)の前記第2の入力(424)に接続され、
j)前記トライステート可能なインバータ(410)の前記第3の入力(402)は、前記あるクロック信号に接続され、
k)前記トライステート可能なインバータ(410)の前記第4の入力(430)は、前記クロック信号の逆位相に接続され、
l)前記トライステート可能なインバータ(410)は、
l1)ゲート(424)、ドレイン(420)、及びソース(VDD)を有する、第1のPFET(MP4)と、
l2)ゲート(406)、ドレイン(414)、及びソース(420)を有する、第2のPFET(MP1)と、
l3)ゲート(430)、ドレイン(420)、及びソース(VDD)を有する、第3のPFET(MP6)と、
l4)ゲート(406)、ドレイン(414)、及びソース(422)を有する、第1のNFET(MN1)と、
l5)ゲート(424)、ドレイン(422)、及びソース(GND)を有する、第2のNFET(MN4)と、
l6)ゲート(402)、ドレイン(422)、及びソース(GND)を有する、第3のNFET(MN6)
とを備え、
l7)前記第1のPFET(MP4)の前記ソースは、VDDに接続され、
l8)前記第3のPFET(MP6)の前記ソースは、VDDに接続され、
l9)前記第2のNFET(MN4)の前記ソースは、GNDに接続され、
l10)前記第3のNFET(MN6)の前記ソースは、GNDに接続され、
l11)前記第1のPFET(MP4)の前記ドレイン(420)と、前記第3のPFET(MP6)の前記ドレイン(420)とは、前記第2のPFET(MP1)の前記ソース(420)に接続され、
l12)前記第2のPFET(MP1)の前記ドレイン(414)と、前記第1のNFET(MN1)の前記ドレイン(414)とは、前記トライステート可能なインバータ(410)の前記出力(414)に接続され、
l13)前記第1のNFET(MN1)の前記ソース(422)は、前記第2のNFET(MN4)の前記ドレイン(422)と、前記第3のNFET(MN6)の前記ドレイン(422)とに接続され、
l14)前記第2のPFET(MP1)の前記ゲート(406)と、前記第1のNFET(MN1)の前記ゲート(406)とは、前記トライステート可能なインバータ(410)の前記第1の入力(406)に接続され、
l15)前記第1のPFET(MP4)の前記ゲート(424)と、前記第2のNFET(MN4)の前記ゲート(424)とは、前記トライステート可能なインバータ(410)の前記第2の入力(424)に接続され、
l16)前記第3のNFET(MN6)の前記ゲート(402)は、前記トライステート可能なインバータ(410)の前記第3の入力(402)に接続され、
l17)前記第3のPFET(MP6)の前記ゲート(430)は、前記トライステート可能なインバータ(410)の前記第4の入力(430)に接続されており、
m)前記転送ゲート(404)がオフである時に、前記トライステート可能なインバータ(410)への前記第1の入力(406)が、ソフトエラーイベントによって障害を受ける場合には、前記トライステート可能なインバータ(410)は、前記第1のPFET(MP4)と前記第3のPFET(MP6)と前記第1のNFET(MN1)と前記第3のNFET(MN6)とがいずれもオフにされるか、又は前記第2のPFET(MP1)と前記第3のPFET(MP6)と前記第2のNFET(MN4)と前記第3のNFET(MN6)とがいずれもオフにされる時に、トライステートにされることからなる、トライステート可能なラッチ。
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