JP4184362B2 - テスト機能が組み込まれた高信頼性三重冗長ラッチ - Google Patents

テスト機能が組み込まれた高信頼性三重冗長ラッチ Download PDF

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Description

本発明は概してラッチ設計に関する。詳しくは、本発明はラッチのソフトエラー耐性の改善に関する。
高エネルギーの中性子は、材料中で主としてシリコン原子核との衝突によりエネルギーを失い、一連の二次反応を引き起こす。電子正孔対がｐｎ接合を通過する際には、そのような反応により、電子正孔対の粗密による軌跡が残る。付着した電荷の一部は再結合し、一部は接合接点部に集まる。粒子がラッチの脆弱な部分に当たると、蓄積された電荷は、ラッチに記憶された値を「反転させる」のに必要とされる最低電荷を超え、ソフトエラーを引き起こすことがある。
ソフトエラーを発生させるこの最低電荷はラッチの臨界電荷と呼ばれる。ソフトエラーが発生する割合すなわちソフトエラー発生率（ＳＥＲ）は通常、故障発生率（ＦＩＴ）で表現される。１ＦＩＴは通常、１０億時間当たり１回の故障が発生することに等しい。
ソフトエラーの一般的原因は、集積回路のパッケージ材料中に存在する微量の放射性同位元素から放射されるアルファ粒子である。フリップチップパッケージ技術に使用されるバンプ材料も、アルファ粒子の発生源になりうることが分かっている。
ソフトエラーの他の原因には、高エネルギーの宇宙線や太陽粒子線などがある。高エネルギーの宇宙線や太陽粒子線は、大気圏上層部の大気と反応し、地球に降り注ぐ高エネルギーの陽子と中性子を生成する。中性子はほとんどの人造構造物を貫通するので、特に問題となることがある（中性子は５フィート（約１５２センチメートル）のコンクリートを容易に通過することができる）。この影響は緯度や標高によっても異なる。ロンドンでは、赤道上に比べてこの影響が２倍になる。標高１マイル（約１６０９メートル）のコロラド州デンバーでは、標高０メートルのサンフランシスコに比べて、この影響が３倍になる。商用飛行機の中では、標高０メートルの地点に比べて、この影響が１００〜８００倍にも及ぶことがある。その理由は一般に、標高が高いほど宇宙線が高いエネルギーを持つからである。宇宙線は一般に、大気圏を降下する際に、他の分子と衝突することでエネルギーを失う。
放射線によって生じるソフトエラーは、マイクロプロセッサや他の複雑なＩＣ（集積回路）の故障率を高める主な原因の１つになっている。この種の故障を減らすために、いくつかの手法が提案されている。データ経路にＥＣＣ（誤り訂正コード）やパリティを追加することは、アーキテクチャレベルでこの問題に対処するものである。データ経路にＥＣＣやパリティを追加することは、複雑でコストがかかる場合がある。
回路レベルでは、ｐ／ｎ接合によって生成されるキャパシタンスに対する酸化物によって生成されるキャパシタンスの比率を高めることにより、ＳＥＲを減少させることができる。ラッチのキャパシタンスには、主に、ｐ／ｎ接合によって生成されるキャパシタンスと、酸化物によって生成されるキャパシタンスとがある。電子正孔対は高エネルギーの中性子がｐ／ｎ接合を通過するときに生成されるので、一般にラッチのｐ／ｎ接合面積を小さくすればＳＥＲは減少する。高エネルギーの中性子が酸化物の中を通過しても、あまり多くの電子正孔対は生成されない。従って、ＳＲＡＭセルでは一般に、ｐ／ｎ接合キャパシタンスに対する酸化物キャパシタンスの比率を高めることによって、ＳＥＲを減少させることができる。
当該技術分野では、ラッチのＳＥＲを減少させることが必要とされている。本発明の一実施形態は、三重冗長ラッチのＳＥＲを減少させるだけでなく、三重冗長ラッチの物理サイズをわずかに大きくするだけで、三重冗長ラッチによる遅延時間を低減する。さらに、２つの冗長ラッチを用いて、三重冗長ラッチに対して双方向にデータをスキャンイン／スキャンアウトする。
本発明は好ましい実施形態において、テスト機能が組み込まれた高信頼性三重冗長ラッチの回路および方法を提供する。基本態様では、３つの設定可能メモリ要素が、各設定可能メモリ要素に同一の論理値を設定する。設定可能メモリ要素を設定した後、第２の設定可能メモリ要素および第３の設定可能メモリ要素からの入力を有し、設定可能メモリ要素を制御する投票構造は、第１の設定可能メモリ要素に保持される論理値を決定する。テスト態様では、第２の設定可能メモリ要素に対してデータを双方向にスキャンイン／スキャンアウトさせることができる。データは、バッファを介して第３の設定可能メモリ要素まで伝搬する。第３の設定可能メモリ要素を使用すると、三重冗長ラッチからデータをスキャンアウトさせることができる。三重冗長ラッチの伝搬遅延は、一個のラッチによる伝搬遅延のみである。
本発明の他の態様および利点は、本発明の原理を例として示す添付の図面と共に下記の詳細な説明から明らかになるであろう。
図１は三重冗長ラッチの回路図である。三重冗長ラッチに対する入力１００が、転送ゲートＴＧ１、ＴＧ２およびＴＧ３の入力に接続されている。制御信号１０２は、転送ゲートＴＧ１、ＴＧ２およびＴＧ３に接続されている。制御信号１０２は、転送ゲートＴＧ１、ＴＧ２およびＴＧ３の入力信号をそれぞれ、転送ゲートＴＧ１、ＴＧ２およびＴＧ３の出力１０４、１０６および１０８にいつ転送するかを制御する。出力１０４、１０６および１０８に提示された信号はそれぞれ、ＬＡＴＣＨ１、ＬＡＴＣＨ２およびＬＡＴＣＨ３に記憶される。
制御信号１０２をオフにした後、ＬＡＴＣＨ１の信号が反転器ＩＮＶ１の入力を駆動する。制御信号１０２をオフにした後、ＬＡＴＣＨ２の信号が反転器ＩＮＶ２の入力を駆動する。制御信号１０２をオフにした後、ＬＡＴＣＨ３の信号が反転器ＩＮＶ３の入力を駆動する。反転器ＩＮＶ１の出力１１０は、ＡＮＤ１に対する入力と、ＡＮＤ２に対する入力とを駆動する。反転器ＩＮＶ２の出力１１２は、ＡＮＤ１に対する入力と、ＡＮＤ３に対する入力とを駆動する。反転器ＩＮＶ３の出力１１４は、ＡＮＤ２に対する入力と、ＡＮＤ３に対する入力とを駆動する。ＡＮＤ１の出力１１６はＯＲ１の入力を駆動する。ＡＮＤ２の出力１１８はＯＲ１の入力を駆動する。ＡＮＤ３の出力１２０はＯＲ１の入力を駆動する。三重冗長ラッチの出力は、ＯＲ１の出力１２２である。
三重冗長ラッチは、３つの異なるラッチに同じデータを記憶することによってソフトエラーを低減する。例えば、制御信号１０２をオンにすると、転送ゲートＴＧ１、ＴＧ２およびＴＧ３の入力１００から論理高の値が、転送ゲートＴＧ１、ＴＧ２およびＴＧ３の出力１０４、１０６および１０８にそれぞれ駆動される。制御信号１０２をオフにした後、ラッチＬＡＴＣ１、ＬＡＴＣＨ２およびＬＡＴＣＨ３には論理高の値が記憶される。ＬＡＴＣＨ１に記憶された論理高の値は反転器ＩＮＶ１の入力を駆動し、反転器ＩＮＶ１の出力１１０に論理低の値を生成する。ＬＡＴＣＨ２に記憶された論理高の値は反転器ＩＮＶ２の入力を駆動し、反転器ＩＮＶ２の出力１１２に論理低の値を生成する。ＬＡＴＣＨ３に記憶された論理高の値は反転器ＩＮＶ３の入力を駆動し、反転器ＩＮＶ３の出力１１４に論理低の値を生成する。
反転器ＩＮＶ１、ＩＮＶ２およびＩＮＶ３の出力１１０、１１２および１１４がそれぞれ論理低の値になるので、ＡＮＤ１、ＡＮＤ２およびＡＮＤ３のそれぞれに対する入力１１０、１１２および１１４はすべて論理低の値になる。ＡＮＤ１、ＡＮＤ２およびＡＮＤ３に対する入力１１０、１１２および１１４がすべて論理低の値になるので、ＡＮＤ１、ＡＮＤ２およびＡＮＤ３の出力１１６、１１８および１２０はいずれも論理低の値になる。ＡＮＤ１、ＡＮＤ２およびＡＮＤ３の出力１１６、１１８および１２０がそれぞれ論理低の値になるので、ＯＲ１の入力はすべて論理低の値になる。ＯＲ１に対する入力１１６、１１８および１２０がすべて論理低の値になるので、出力１２２は論理低の値になる。
例えばＬＡＴＣＨ２にソフトエラーが発生し、そこに記憶された論理値が論理高の値から論理低の値に変化した場合、その論理低の値が反転器ＩＮＶ２の入力１０６に提示される。反転器ＩＮＶ２の出力１１２は、ＡＮＤ１およびＡＮＤ３の入力に論理高の値を提示する。この例では、ＡＮＤ１に対するもう一方の入力１１０と、ＡＮＤ３に対するもう一方の入力１１４が論理低の値であるから、ＡＮＤ１とＡＮＤ３の出力１１６および１２０はそれぞれ論理低の値になり、出力１２２は変化しない。この例は、三重冗長ラッチに記憶された元の値が、一個のラッチに発生した単一のソフトエラーによって変更されない仕組みを示している。
さらに他の例として、ＬＡＴＣＨ２のソフトエラーの他にＬＡＴＣＨ３にも別のソフトエラーがある場合を仮定する。その場合、反転器ＩＮＶ３に対する入力１０８は論理低の値であるから、反転器ＩＮＶ３の出力１１４は論理高の値になる。そして、ＡＮＤ２の入力１１４とＡＮＤ３の入力１１４に論理高の値が提示される。ＡＮＤ１の入力には論理低の値と論理高の値が提示されるので、ＡＮＤ１の出力１１６は論理低の値のまま変わらない。ＡＮＤ２の入力には論理低の値と論理高の値が提示されるので、ＡＮＤ２の出力１１８も論理低の値のまま変わらない。しかしながら、ＡＮＤ３に対する２つの入力１１２および１１４はいずれも論理高の値であるから、出力１２０は論理高の値になる。ＯＲ１に対する入力１２０が論理高の値であるので、出力１２２は、論理低の値から論理高の値に変化する。この例は、三重冗長ラッチに記憶された元の値が、三重冗長ラッチの２つのラッチに発生したソフトエラーにより変更される仕組みを示している。
三重冗長ラッチは、ラッチに記憶された元の値が単一のソフトエラーにより変更されるのを防止することが出来る。ただし、これには回路の追加という大きな犠牲が伴ない、結果としてラッチの物理的サイズは大きくなる。また、三重冗長ラッチは、ラッチの遅延経路に時間遅延を発生させることがある。そのため、三重冗長ラッチは一般に、シングルラッチに比べてサイズが大きく、遅くなることが多い。
図２は、改良された三重冗長ラッチの一実施形態を示すブロック図である。この実施形態では、制御信号ＳＥＴにより、設定可能メモリ要素１（ＳＭＥ１）、設定可能メモリ要素２（ＳＭＥ２）および設定可能メモリ要素３（ＳＭＥ３）に同一の論理値（ＤＩＮ：Data-IN）が設定される。制御信号ＳＥＴにより設定可能メモリ要素１（ＳＭＥ１）、設定可能メモリ要素２（ＳＭＥ２）および設定可能メモリ要素３（ＳＭＥ３）に同一の論理値ＤＩＮが設定された後、３つの設定可能メモリ要素ＳＭＥ１、ＳＭＥ２およびＳＭＥ３は同一の論理値を保持する。設定可能メモリ要素１（ＳＭＥ１）、設定可能メモリ要素２（ＳＭＥ２）および設定可能メモリ要素３（ＳＭＥ３）に同一の論理値ＤＩＮが設定された後、投票構造１（ＶＳ１）は、ノードＮＯＵＴ２およびＮＯＵＴ３の論理値に基づいて、投票構造ＶＳ１の出力ＶＳＯＵＴに提示する論理値を決定する。
設定可能メモリ要素１（ＳＭＥ１）に記憶された論理値ＤＩＮがソフトエラーイベントによって変更され、他の２つの設定可能メモリ要素ＳＭＥ２およびＳＭＥ３がソフトエラーイベントの影響を受けない場合、投票構造１（ＶＳ１）は、設定可能メモリ要素１（ＳＭＥ１）に記憶されていた元の論理値を復元する。
設定可能メモリ要素２（ＳＭＥ２）に記憶された論理値がソフトエラーイベントによって変更された場合、投票構造１（ＶＳ１）は、その出力ＶＳＯＵＴをトライステートし、設定可能メモリ要素１（ＳＭＥ１）に記憶された元の論理値はそのままにする。２つの設定可能メモリ要素ＳＭＥ２およびＳＭＥ３が、ソフトエラーイベントの影響を受けた場合、三重冗長ラッチに記憶された元の論理値は機能しなくなることがある。
テストのために、三重冗長ラッチに記憶された元の論理値を取り出して（スキャンアウトして）調べることができる。設定可能なメモリ２（ＳＭ２）に保持された論理値ＤＩＮは、バッファＢＵＦ１の入力ＯＵＴ２に提示される。バッファ１（ＢＵＦ１）の出力ＢＯＵＴは、設定可能メモリ３（ＳＭＥ３）の入力に提示される。制御信号ＮＳＨＩＦＴを活動化させることにより、ＢＯＵＴに提示された論理値を出力ＳＯＵＴに伝搬させることができる。ＳＯＵＴの論理値で読み取られ、評価される。
スキャンデータＳＩＮを三重冗長ラッチの中に順次読み込ませる（スキャンインさせる）こともできる。制御信号ＳＨＩＦＴを活動化し、制御信号ＳＥＴを非活動化すると、スキャンデータＳＩＮが、設定可能メモリ要素２（ＳＭＥ２）に読み込まれる。次に、非活動化された制御信号ＳＥＴはそのままにし、制御信号ＳＨＩＦＴを非活動化し、制御信号ＮＳＨＩＦＴを活動化することにより、そのスキャンデータは設定可能メモリ要素３（ＳＭＥ３）にも読み込まれる。そして、設定可能メモリ要素ＳＭＥ２およびＳＭＥ３に読み込まれた論理値は、設定可能メモリ要素１（ＳＭＥ１）にも強制的に設定される。なぜなら、設定可能メモリ要素ＳＭＥ２とＳＭＥ３が同じ論理値になれば、投票構造１（ＶＳ１）の出力ＶＳＯＵＴにも同じ論理値が生成されるからである。
図２に示す三重冗長ラッチの伝搬遅延は、設定可能メモリ要素ＳＭＥ１の伝搬遅延のみによって決まる。本発明のこの実施形態は、三重冗長ラッチの遅延時間を大幅に短縮する。図１に示した従来技術の場合、遅延時間には例えば、ＬＡＴＣＨ１、ＬＡＴＣＨ２およびＬＡＴＣＨ３のうちの最も遅いラッチの伝搬遅延、反転器ＩＮＶ２の伝搬遅延、ＡＮＤゲート（ＡＮＤ２）の伝搬遅延、ＯＲゲート（ＯＲ１）の伝搬遅延などが含まれる。
図３は、遅延を短縮し、信頼性を向上させ、テスト機能を組み込んだ三重冗長ラッチのブロック図である。この例の三重冗長ラッチの入力は、転送ゲートＴＧ１、ＴＧ２およびＴＧ３の入力ＤＩＮに接続されている。さらに、転送ゲートの代わりに、３つの状態をとることが可能な入力反転器（トライステートインバータ）、交差結合されたＮＡＮＤゲート、交差結合されたＮＯＲゲートを使用してもよい。制御信号ＳＥＴがオンになると、転送ゲートＴＧ１、ＴＧ２およびＴＧ３の入力ＤＩＮの信号が、転送ゲートＴＧ１の出力ＤＯＵＴ、転送ゲートＴＧ２の出力ＯＵＴ２、および転送ゲートＴＧ３の出力ＳＯＵＴに転送される。転送ゲートＴＧ１の出力ＤＯＵＴに提示された論理値は、ラッチ１（Ｌ１）に対する入力でもある。転送ゲートＴＧ２の出力ＯＵＴ２に提示された論理値は、ラッチ２（Ｌ２）に対する入力でもある。転送ゲートＴＧ３の出力ＳＯＵＴに提示された論理値は、ラッチ３（Ｌ３）の入力ＳＯＵＴにも接続される。
ラッチ２（Ｌ２）の出力ＮＯＵＴ２は、投票構造ＶＳ１の入力に接続されている。ラッチ３（Ｌ３）の出力ＮＯＵＴ３も、投票構造ＶＳ１の入力に接続されている。
この実施形態で冗長性が利用される例として、論理高の値が記憶される場合を仮定する。すなわち、この例では、記憶ノードＤＯＵＴ、ＯＵＴ２およびＯＵＴ３にそれぞれ論理高の値が記憶される。ラッチ２（Ｌ２）の出力ＮＯＵＴ２は、論理低の値を投票構造１（ＶＳ１）の入力に提供する。ラッチ３（Ｌ３）の出力ＮＯＵＴ３も、論理低の値を投票構造１（ＶＳ１）の入力に提供する。投票構造ＶＳ１に対する入力が両方とも論理低の値であるから、出力は論理高の値になる。制御信号ＮＳＥＴを活動化すると、ＶＳＯＵＴの論理高の値はＤＯＵＴに転送される。
この例では、ラッチ１（Ｌ１）に記憶された論理値がソフトエラーイベントにより論理高の値から論理低の値に変化した場合、投票構造１（ＶＳ１）は、ラッチ１（Ｌ１）に記憶されていた元の論理高の値を復元し、三重冗長ラッチを変化を受ける前の元の状態に復元する。従って、三重冗長ラッチは、単一のソフトエラーが発生しても、そこに記憶されていた元の論理値を維持することが出来る。
この例では、ラッチ２（Ｌ２）に記憶された論理値がソフトエラーイベントにより論理高の値から論理低の値に変化した場合、投票構造１（ＶＳ１）がトライステートされ、ラッチ１（Ｌ１）に記憶されていた元の値は論理高の値のまま維持される。従って、三重冗長ラッチは、単一のソフトエラーが発生しても、そこに記憶されていた元の論理値を維持することが出来る。
この例では、ラッチ３（Ｌ３）に記憶された論理値がソフトエラーイベントにより論理高の値から論理低の値に変化した場合、投票構造１（ＶＳ１）がトライステートされ、ラッチ１（Ｌ１）に記憶されていた元の値は論理高の値のまま維持される。従って、三重冗長ラッチは、単一のソフトエラーが発生しても、そこに記憶されていた元の論理値を維持することが出来る。
しかしながら、この例では、ノードＯＵＴ２とＯＵＴ３に記憶された値がソフトエラーイベントにより変化した場合は、同時に三重冗長ラッチはその元の値から変化することがある。ノードＯＵＴ２およびＯＵＴ３に記憶された論理値がソフトエラーイベントにより論理高の値から論理低の値に変化した場合、投票構造１（ＶＳ１）に対する２つの入力ＮＯＵＴ２およびＮＯＵＴ３は、いずれも論理低の値から論理高の値に変化する。入力ＮＯＵＴ２およびＮＯＵＴ３が論理高の値になると、投票構造１（ＶＳ１）の出力ＶＳＯＵＴは論理低の値になる。従って、ＤＯＵＴに記憶された論理値は、元の論理高の値から論理低の値に変化する。この例では、三重冗長ラッチに記憶されていた元の値が、論理高の値から論理低の値に変化する。
テストのために、三重冗長ラッチに記憶された元の論理値を取り出して（スキャンアウトして）調べることができる。ラッチ２（Ｌ２）に保持された論理値は、バッファＢＵＦ１の入力ＯＵＴ２に提示される。バッファ１（ＢＵＦ１）の出力ＢＯＵＴは、転送ゲート６（ＴＧ６）の入力に提示される。制御信号ＮＳＨＩＦＴを活動化させることにより、ＢＯＵＴに提示された論理値を出力ＳＯＵＴに伝搬させ、ラッチ３（Ｌ３）に記憶することができる。ＳＯＵＴの論理値はテスタで読み取られ、評価される。
スキャンデータＳＩＮを三重冗長ラッチの中に順次読み込ませる（スキャンインさせる）こともできる。制御信号ＳＨＩＦＴを活動化し、制御信号ＳＥＴを非活動化すると、スキャンデータＳＩＮが、転送ゲート５（ＴＧ５）を介してラッチ２（Ｌ２）に転送される。次に、そのスキャンデータは、バッファ１（ＢＵＦ１）を介して転送ゲート６（ＴＧ６）の入力に提示される。次に、制御信号ＳＥＴを非活動化状態に維持したまま、制御信号ＳＨＩＦＴを非活動化し、制御信号ＮＳＨＩＦＴを活動化することにより、そのスキャンデータをラッチ３（Ｌ３）にも読み込ませることができる。そして、ラッチＬ２およびＬ３に読み込まれた論理値は、ラッチ１（Ｌ１）にも強制的に設定される。なぜなら、ラッチＬ２とＬ３が同じ論理値になれば、投票構造１（ＶＳ１）の出力ＶＳＯＵＴは、同じ論理値を生成するからである。ＮＳＥＴが活動化されているので転送ゲート４（ＴＧ４）はオンであり、ＶＳＯＵＴの値はＤＯＵＴに強制的に送られる。
図３の三重冗長ラッチは、ラッチのソフトエラー発生率を改善する他に、ロジック遅延の数が少ないので、三重冗長ラッチの遅延時間も低減する。
図４は、改良された三重冗長ラッチの回路図である。図４は、図３に含まれる基本ブロックと同じ基本ブロック、すなわち、転送ゲート１（ＴＧ１）、転送ゲート２（ＴＧ２）、転送ゲート３（ＴＧ３）、転送ゲート４（ＴＧ４）、転送ゲート５（ＴＧ５）、転送ゲート６（ＴＧ６）、ラッチ１（Ｌ１）、ラッチ２（Ｌ２）、ラッチ３（Ｌ３）、投票構造１（ＶＳ１）、およびバッファ１（ＢＵＦ１）を含む。
三重冗長ラッチの転送ゲート１（ＴＧ１）の一実施形態は、ＰＦＥＴ（ＭＰ２）とＮＦＥＴ（ＭＮ２）とを含む。この実施形態では、ＰＦＥＴ（ＭＰ２）とＮＦＥＴ（ＭＮ２）のドレインが、転送ゲート１（ＴＧ１）の入力ＤＩＮに接続される。ＰＦＥＴ（ＭＰ２）とＮＦＥＴ（ＭＮ２）のソースは、転送ゲート１（ＴＧ１）の出力ＤＯＵＴに接続される。ＰＦＥＴ（ＭＰ２）のゲートは、転送ゲート１（ＴＧ１）の制御入力ＮＳＥＴに接続される。そして、ＮＦＥＴ（ＭＮ２）のゲートは、転送ゲート１（ＴＧ１）の制御入力ＳＥＴに接続される。
三重冗長ラッチの転送ゲート２（ＴＧ２）の一実施形態は、ＰＦＥＴ（ＭＰ３）とＮＦＥＴ（ＭＮ３）とを含む。この実施形態では、ＰＦＥＴ（ＭＰ３）とＮＦＥＴ（ＭＮ３）のドレインが、転送ゲート２（ＴＧ２）の入力ＤＩＮに接続される。ＰＦＥＴ（ＭＰ３）とＮＦＥＴ（ＭＮ３）のソースは、転送ゲート２（ＴＧ２）の出力ＯＵＴ２に接続される。ＰＦＥＴ（ＭＰ３）のゲートは、転送ゲート２（ＴＧ２）の制御入力ＮＳＥＴに接続される。そして、ＮＦＥＴ（ＭＮ３）のゲートは、転送ゲート２（ＴＧ２）の制御入力ＳＥＴに接続される。
三重冗長ラッチの転送ゲート３（ＴＧ３）の一実施形態は、ＰＦＥＴ（ＭＰ４）とＮＦＥＴ（ＭＮ４）とを含む。この実施形態では、ＰＦＥＴ（ＭＰ４）とＮＦＥＴ（ＭＮ４）のドレインが、転送ゲート３（ＴＧ３）の入力ＤＩＮに接続される。ＰＦＥＴ（ＭＰ４）とＮＦＥＴ（ＭＮ４）のソースは、転送ゲート３（ＴＧ３）の出力ＳＯＵＴに接続される。ＰＦＥＴ（ＭＰ４）のゲートは、転送ゲート３（ＴＧ３）の制御入力ＮＳＥＴに接続される。そして、ＮＦＥＴ（ＭＮ４）のゲートは、転送ゲート３（ＴＧ３）の制御入力ＳＥＴに接続される。
三重冗長ラッチの転送ゲート４（ＴＧ４）の一実施形態は、ＰＦＥＴ（ＭＰ１４）とＮＦＥＴ（ＭＮ１４）とを含む。この実施形態では、ＰＦＥＴ（ＭＰ１４）とＮＦＥＴ（ＭＮ１４）のドレインが、転送ゲート４（ＴＧ４）の入力ＶＳＯＵＴに接続される。ＰＦＥＴ（ＭＰ１４）とＮＦＥＴ（ＭＮ１４）のソースは、転送ゲート４（ＴＧ４）の出力ＤＯＵＴに接続される。ＰＦＥＴ（ＭＰ１４）のゲートは、転送ゲート４（ＴＧ４）の制御入力ＳＥＴに接続される。そして、ＮＦＥＴ（ＭＮ１４）のゲートは、転送ゲート４（ＴＧ４）の制御入力ＮＳＥＴに接続される。
三重冗長ラッチの転送ゲート５（ＴＧ５）の一実施形態は、ＰＦＥＴ（ＭＰ１３）とＮＦＥＴ（ＭＮ１３）とを含む。この実施形態では、ＰＦＥＴ（ＭＰ１３）とＮＦＥＴ（ＭＮ１３）のドレインが、転送ゲート５（ＴＧ５）の入力ＳＩＮに接続される。ＰＦＥＴ（ＭＰ１３）とＮＦＥＴ（ＭＮ１３）のソースは、転送ゲート５（ＴＧ５）の出力ＯＵＴ２に接続される。ＰＦＥＴ（ＭＰ１３）のゲートは、転送ゲート５（ＴＧ５）の制御入力ＮＳＨＩＦＴに接続される。そして、ＮＦＥＴ（ＭＮ１３）のゲートは、転送ゲート５（ＴＧ５）の制御入力ＳＨＩＦＴに接続される。
三重冗長ラッチの転送ゲート６（ＴＧ６）の一実施形態は、ＰＦＥＴ（ＭＰ１５）とＮＦＥＴ（ＭＮ１５）とを含む。この実施形態では、ＰＦＥＴ（ＭＰ１５）とＮＦＥＴ（ＭＮ１５）のドレインが、転送ゲートＴＧ６の入力ＢＯＵＴに接続される。ＰＦＥＴ（ＭＰ１５）とＮＦＥＴ（ＭＮ１５）のソースは、転送ゲート６（ＴＧ６）の出力ＳＯＵＴに接続される。ＰＦＥＴ（ＭＰ１５）のゲートは、転送ゲート６（ＴＧ６）の制御入力ＳＨＩＦＴに接続される。そして、ＮＦＥＴ（ＭＮ１５）のゲートは、転送ゲート６（ＴＧ６）の制御入力ＮＳＨＩＦＴに接続される。
三重冗長ラッチのラッチ１（Ｌ１）の一実施形態は、ＰＦＥＴ（ＭＰ５）、ＮＦＥＴ（ＭＮ５）、ＰＦＥＴ（ＭＰ６）、およびＮＦＥＴ（ＭＮ６）を含む。この実施形態では、ＮＦＥＴ（ＭＮ５）のゲートとＰＦＥＴ（ＭＰ５）のゲートが、ＰＦＥＴ（ＭＰ６）のドレインおよびＮＦＥＴ（ＭＮ６）のドレインに、すなわちラッチ１（Ｌ１）の入力ＤＯＵＴに接続される。ＰＦＥＴ（ＭＰ５）のドレインとＮＦＥＴ（ＭＮ５）のドレインは、ＰＦＥＴ（ＭＰ６）のゲートおよびＮＦＥＴ（ＭＮ６）のゲートに、すなわちラッチ１（Ｌ１）の出力４００に接続される。ＰＦＥＴ（ＭＰ５）とＰＦＥＴ（ＭＰ６）のソースはＶＤＤに接続される。そして、ＮＦＥＴ（ＭＮ５）とＮＦＥＴ（ＭＮ６）のソースはＧＮＤに接続される。
三重冗長ラッチのラッチ２（Ｌ２）の一実施形態は、ＰＦＥＴ（ＭＰ７）、ＮＦＥＴ（ＭＮ７）、ＰＦＥＴ（ＭＰ８）、およびＮＦＥＴ（ＭＮ８）を含む。この実施形態では、ＮＦＥＴ（ＭＮ７）のゲートとＰＦＥＴ（ＭＰ７）のゲートが、ＰＦＥＴ（ＭＰ８）のドレインおよびＮＦＥＴ（ＭＮ８）のドレインに、すなわちラッチ２（Ｌ２）の入力ＯＵＴ２に接続される。ＰＦＥＴ（ＭＰ７）のドレインとＮＦＥＴ（ＭＮ７）のドレインは、ＰＦＥＴ（ＭＰ８）のゲートおよびＮＦＥＴ（ＭＮ８）のゲートに、すなわちラッチ２（Ｌ２）の出力ＮＯＵＴ２に接続される。ＰＦＥＴ（ＭＰ７）とＰＦＥＴ（ＭＰ８）のソースはＶＤＤに接続される。そして、ＮＦＥＴ（ＭＮ７）とＮＦＥＴ（ＭＮ８）のソースはＧＮＤに接続される。
三重冗長ラッチのラッチ３（Ｌ３）の一実施形態は、ＰＦＥＴ（ＭＰ９）、ＮＦＥＴ（ＭＮ９）、ＰＦＥＴ（ＭＰ１０）、およびＮＦＥＴ（ＭＮ１０）を含む。この実施形態では、ＮＦＥＴ（ＭＮ９）のゲートとＰＦＥＴ（ＭＰ９）のゲートが、ＰＦＥＴ（ＭＰ１０）のドレインおよびＮＦＥＴ（ＭＮ１０）のドレインに、すなわちラッチ３（Ｌ３）の入力ＳＯＵＴに接続される。ＰＦＥＴ（ＭＰ９）のドレインとＮＦＥＴ（ＭＮ９）のドレインは、ＰＦＥＴ（ＭＰ１０）のゲートおよびＮＦＥＴ（ＭＮ１０）のゲートに、すなわちラッチ３（Ｌ３）の出力ＮＯＵＴ３に接続される。ＰＦＥＴ（ＭＰ９）とＰＦＥＴ（ＭＰ１０）のソースはＶＤＤに接続される。そして、ＮＦＥＴ（ＭＮ９）とＮＦＥＴ（ＭＮ１０）のソースはＧＮＤに接続される。
三重冗長ラッチの投票構造１（ＶＳ１）の一実施形態は、ＰＦＥＴ（ＭＰ１１）、ＰＦＥＴ（ＭＰ１２）、ＮＦＥＴ（ＭＮ１１）、およびＮＦＥＴ（ＭＮ１２）を含む。この実施形態では、ＰＦＥＴ（ＭＰ１１）とＮＦＥＴ（ＭＮ１１）のゲートが、投票構造１（ＶＳ１）の第１の入力ＮＯＵＴ２に接続される。ＰＦＥＴ（ＭＰ１２）とＮＦＥＴ（ＭＮ１２）のゲートは、投票構造１（ＶＳ１）の第２の入力ＮＯＵＴ３に接続される。ＰＦＥＴ（ＭＰ１１）のソースはＶＤＤに接続される。ＮＦＥＴ（ＭＮ１１）のソースはＧＮＤに接続される。ＰＦＥＴ（ＭＰ１１）のドレイン４０２は、ＰＦＥＴ（ＭＰ１２）のソース４０２に接続される。ＰＦＥＴ（ＭＰ１２）のドレインＶＳＯＵＴは、ＮＦＥＴ（ＭＮ１２）のドレインＶＳＯＵＴに接続される。そして、ＮＦＥＴ（ＭＮ１２）のソース４０４は、ＮＦＥＴ（ＭＮ１１）のドレイン４０４に接続される。
三重冗長ラッチのバッファ１（ＢＵＦ１）の一実施形態は、ＰＦＥＴ（ＭＰ１６）、ＮＦＥＴ（ＭＮ１６）、ＰＦＥＴ（ＭＰ１７）、およびＮＦＥＴ（ＭＮ１７）を含む。この実施形態では、ＰＦＥＴ（ＭＰ１６）のゲートとＮＦＥＴ（ＭＮ１６）のゲートが、ＢＵＦ１の入力ＯＵＴ２に接続される。ＰＦＥＴ（ＭＰ１６）のドレインとＮＦＥＴ（ＭＮ１６）のドレインは、ＰＦＥＴ（ＭＰ１７）のゲートおよびＮＦＥＴ（ＭＮ１７）のゲート４０６に接続される。ＰＦＥＴ（ＭＰ１７）とＮＦＥＴ（ＭＮ１７）のドレインは、バッファ１（ＢＵＦ１）の出力ＢＯＵＴに接続される。ＰＦＥＴ（ＭＰ１６）とＰＦＥＴ（ＭＰ１７）のソースはＶＤＤに接続される。そして、ＮＦＥＴ（ＭＮ１６）とＮＦＥＴ（ＭＮ１７）のソースはＧＮＤに接続される。
図４は、改良された三重冗長ラッチの回路図である。入力信号は、転送ゲート１（ＴＧ１）、転送ゲート２（ＴＧ２）、および転送ゲート３（ＴＧ３）の入力ＤＩＮを駆動する。制御信号ＳＥＴが論理高の値で制御信号ＮＳＥＴが論理低の値であれば、転送ゲート１（ＴＧ１）、転送ゲート２（ＴＧ２）、および転送ゲート３（ＴＧ３）の入力ＤＩＮの信号は、転送ゲート１（ＴＧ１）の出力ＤＯＵＴ、転送ゲート２（ＴＧ２）の出力ＯＵＴ２、および転送ゲート３（ＴＧ３）の出力ＳＯＵＴに転送される。
ノードＤＯＵＴ、ＯＵＴ２、およびＳＯＵＴに転送された信号は、ラッチ１（Ｌ１）の入力ＤＯＵＴ、ラッチ２（Ｌ２）の入力ＯＵＴ２、ラッチ３（Ｌ３）の入力ＳＯＵＴにも提示される。ラッチＬ１、Ｌ２およびＬ３は、同じ論理値を記憶する。ラッチＬ１、Ｌ２およびＬ３の出力４００、ＮＯＵＴ２およびＮＯＵＴ３はそれぞれ、そこに記憶された論理値とは反対の意味の論理値を出力する。ラッチＬ２とＬ３のそれぞれの出力ＮＯＵＴ２およびＮＯＵＴ３は、投票構造ＶＳ１に入力される。ＮＯＵＴ２およびＮＯＵＴ３が投票構造１（ＶＳ１）に入力されると、投票構造１（ＶＳ１）はＶＳＯＵＴを出力し、転送ゲート１（ＴＧ１）がオフである場合は、ラッチ１（Ｌ１）の入力ＤＯＵＴに提示される信号を強化する。
制御入力ＳＥＴを論理低の値にし、制御入力ＮＳＥＴを論理高の値にした後、ラッチ１（Ｌ１）、ラッチ２（Ｌ２）、およびラッチ３（Ｌ３）は、ノードＤＯＵＴ、ＯＵＴ２、およびＳＯＵＴにそれぞれ提示されていた元の論理値を記憶する。ノードＤＯＵＴ、ＯＵＴ２およびＳＯＵＴのどれにも異常がない場合は、同じ意味の信号が三重冗長ラッチの出力ＤＯＵＴに提示される。
例えば、ノードＤＯＵＴ、ＯＵＴ２、およびＳＯＵＴに論理高の値が記憶された場合、三重冗長ラッチの出力ＤＯＵＴには論理高の値が提示される。ラッチ２（Ｌ２）の出力ＮＯＵＴ２における論理低の値は、投票構造１（ＶＳ１）の第１の入力に印加される。ラッチ３（Ｌ３）の出力ＮＯＵＴ３における論理低の値は、投票構造１（ＶＳ１）の第２の入力に印加される。制御信号ＳＥＴが低（ロー）で制御信号ＮＳＥＴが高（ハイ）であるので、第４の転送ゲートＴＧ４の入力ＶＳＯＵＴから論理高の値がラッチ１（Ｌ１）の入力に転送される。このような論理値が投票構造１（ＶＳ１）に印加された場合、三重冗長ラッチの出力ＤＯＵＴは、論理高の値のまま維持される。
ノードＤＯＵＴ、ＯＵＴ２、およびＳＯＵＴに論理高の値が記憶されるこの例では、ノードＤＯＵＴの論理値がソフトエラーイベントにより論理低の値に変化した場合でも、投票構造ＶＳ１の出力ＶＳＯＵＴが高（ハイ）に維持されるので、ＤＯＵＴは論理高の値に復元される。ＮＳＥＴが論理高の値で、ＳＥＴが論理低の値であるから、ＶＳＯＵＴ上の論理高の値がＤＯＵＴに転送される。
ラッチ３（Ｌ３）に記憶された論理値が単一のソフトエラーイベントによって変化した場合、投票構造１（ＶＳ１）はトライステートし、ＤＯＵＴ上の正しい値を変更しないようにする。ラッチ２（Ｌ２）に記憶された論理値が単一のソフトエラーイベントによって変化した場合も、投票構造１（ＶＳ１）はトライステートし、ＤＯＵＴ上の正しい値を変更しないようにする。
しかしながら、ノードＯＵＴ２とＳＯＵＴに記憶された値がソフトエラーイベントにより変化した場合は、同時に三重冗長ラッチはその元の値から変化することがある。例えば、ノードＤＯＵＴ、ＯＵＴ２、およびＳＯＵＴに論理高の値が記憶されている場合、三重冗長ラッチの出力ＤＯＵＴには、論理高の値が提示される。ノードＯＵＴ２とＳＯＵＴに記憶された論理値がソフトエラーイベントにより論理高の値から論理低の値に変化した場合、投票構造１（ＶＳ１）に対する２つの入力ＮＯＵＴ２およびＮＯＵＴ３は、いずれも論理低の値から論理高の値に変化する。投票構造１（ＶＳ１）の入力ＮＯＵＴ２およびＮＯＵＴ３が論理高の値になると、出力ＶＳＯＵＴは論理低の値に引き下げられる。転送ゲート４（ＴＧ４）がオンであるため、ラッチ１（Ｌ１）に記憶されていた論理高の値は、論理低の値に反転される。そして、三重冗長ラッチの出力ＤＯＵＴは、論理高の値から論理低の値に変化する。
テストのために、三重冗長ラッチに記憶された元の論理値を取り出して（スキャンアウトして）調べることができる。ラッチ２（Ｌ２）に保持された論理値は、バッファ１（ＢＵＦ１）の入力ＯＵＴ２に提示される。バッファ１（ＢＵＦ１）の出力ＢＯＵＴは、転送ゲート６（ＴＧ６）の入力に提示される。制御信号ＮＳＨＩＦＴを高（ハイ）に駆動し、制御信号ＳＨＩＦＴを低（ロー）に駆動することにより、ＢＯＵＴに提示された論理値を出力ＳＯＵＴに伝搬させ、ラッチ３（Ｌ３）に記憶することができる。ＳＯＵＴの論理値はテスタで読み取られ、評価される。
スキャンデータＳＩＮを三重冗長ラッチの中に順次読み込ませる（スキャンインさせる）こともできる。制御信号ＳＨＩＦＴを高（ハイ）にし、ＮＳＨＩＦＴを低（ロー）にし、制御信号ＳＥＴを低（ロー）にすると、スキャンデータＳＩＮが、転送ゲート５（ＴＧ５）を介してラッチ２（Ｌ２）に転送される。そして、そのスキャンデータは、バッファ１（ＢＵＦ１）を介して転送ゲート６（ＴＧ６）の入力に提示される。制御信号ＳＥＴをローに維持したまま、制御信号ＳＨＩＦＴを低（ロー）にし、制御信号ＮＳＨＩＦＴを高（ハイ）にすることにより、そのスキャンデータはラッチ３（Ｌ３）にも読み込まれる。そして、ラッチＬ２およびＬ３に読み込まれた論理値は、ラッチ１（Ｌ１）にも強制的に設定される。なぜなら、ラッチＬ２とＬ３が同じ論理値になれば、投票構造１（ＶＳ１）の出力ＶＳＯＵＴにも同じ論理値が生成されるからである。ＮＳＥＴが高（ハイ）でＳＥＴが低（ロー）であるから転送ゲート４（ＴＧ４）がオンであり、ＶＳＯＵＴの値はＤＯＵＴに強制的に送られる。
図４の三重冗長ラッチは、ラッチのソフトエラー発生率を改善する他に、ロジック遅延の数が少ないので、三重冗長ラッチによる遅延時間も低減する。
本発明に関する上記の説明は図示説明の目的で提示している。上記の説明は発明の形態を網羅するためのものでもなければ、発明を開示した形態に厳密に制限するためのものでものなく、以上の教示を鑑みて他にも改良や変形は可能である。実施例には、本発明の原理とその応用形態を最も分かりやすく説明できるようなものを選択して記載している。そして、それにより当業者が意図する特定の用途に合わせて本発明を様々な実施形態および変形形態で利用できるようにしている。添付の特許請求の範囲は、従来技術によって限定される範囲を除き、本発明の他の代替実施形態も含むものとして解釈すべきである。
従来技術による三重冗長ラッチの回路図である。 テスト機能が組み込まれた改良型三重冗長ラッチの一実施形態を示すブロック図である。 テスト機能が組み込まれた改良型三重冗長ラッチのブロック図である。 テスト機能が組み込まれた改良型三重冗長ラッチの回路図である。

Claims (9)

  1. ソフトエラーを低減する三重冗長ラッチであって、
    ａ）第１の設定可能メモリ要素（ＳＭＥ１）と、
    ｂ）第２の設定可能メモリ要素（ＳＭＥ２）と、
    ｃ）第３の設定可能メモリ要素（ＳＭＥ３）と、
    ｄ）第１の投票構造（ＶＳ１）と、
    ｅ）第１のバッファ（ＢＵＦ１）と、
    を有し、
    ｆ）前記設定可能メモリ要素（ＳＭＥ１、ＳＭＥ２、ＳＭＥ３）のそれぞれに同一の論理値（ＤＩＮ）が設定され、
    ｇ）前記第１の投票構造（ＶＳ１）に対する入力（ＮＯＵＴ２、ＮＯＵＴ３）が、前記第２の設定可能メモリ要素（ＳＭＥ２）と第３の設定可能メモリ要素（ＳＭＥ３）によって提供され、
    ｈ）前記第１の設定可能メモリ要素（ＳＭＥ１）、前記第２の設定可能メモリ要素（ＳＭＥ２）、および前記第３の設定可能メモリ要素（ＳＭＥ３）が設定された後、前記第１の投票構造（ＶＳ１）の出力（ＶＳＯＵＴ）が、前記第１の設定可能メモリ要素（ＳＭＥ１）に保持される論理値を決定し、
    ｉ）前記第２の設定可能メモリ要素（ＳＭＥ２）の中にスキャンデータＳＩＮをスキャンインさせることができ、
    ｊ）前記第２の設定可能メモリ要素（ＳＭＥ２）から前記第１のバッファ（ＢＵＦ１）へデータ（ＯＵＴ２）をスキャンアウトさせることができ、
    ｋ）前記第１のバッファ（ＢＵＦ１）から前記第３の設定可能メモリ要素（ＳＭＥ３）へデータ（ＢＯＵＴ）をスキャンインさせることができ、
    ｌ）前記第３の設定可能メモリ要素（ＳＭＥ３）からデータ（ＳＯＵＴ）をスキャンアウトさせることができ、
    ｍ）前記第１の設定可能メモリ要素（ＳＭＥ１）の伝搬遅延が、該三重冗長ラッチの唯一の伝搬遅延である、三重冗長ラッチ。
  2. 前記第１の設定可能メモリ要素は、
    ａ）第１の転送ゲート（ＴＧ１）と、
    ｂ）第２の転送ゲート（ＴＧ４）と、
    ｃ）ラッチ（Ｌ１）と、
    を含む、請求項１に記載の三重冗長ラッチ。
  3. 前記転送ゲート（ＴＧ１、ＴＧ４）が相補的パスゲートから成る、請求項２に記載の三重冗長ラッチ。
  4. 前記第２の設定可能メモリ要素が、
    ａ）第１の転送ゲート（ＴＧ２）と、
    ｂ）第２の転送ゲート（ＴＧ５）と、
    ｃ）ラッチ（Ｌ２）と、
    を含む、請求項１に記載の三重冗長ラッチ。
  5. 前記転送ゲート（ＴＧ２、ＴＧ５）が相補的パスゲートから成る、請求項４に記載の三重冗長ラッチ。
  6. 第３の設定可能メモリ要素が、
    ａ）第１の転送ゲート（ＴＧ３）と、
    ｂ）第２の転送ゲート（ＴＧ６）と、
    ｃ）ラッチ（Ｌ３）と、
    を含む、請求項１に記載の三重冗長ラッチ。
  7. 前記転送ゲート（ＴＧ３、ＴＧ６）が相補的パスゲートから成る、請求項６に記載の三重冗長ラッチ。
  8. 前記第１の投票構造が、
    ａ）第１の入力（ＮＯＵＴ２）と、
    ｂ）第２の入力（ＮＯＵＴ３）と、
    ｃ）出力（ＶＳＯＵＴ）と、
    を含み、
    ｄ）前記第１の入力（ＮＯＵＴ２）が、前記第２の設定可能メモリ要素（ＳＭＥ２）の出力に接続され、
    ｅ）前記第２の入力（ＮＯＵＴ３）が、前記第３の設定可能メモリ要素（ＳＭＥ３）の出力に接続され、
    ｆ）前記第２（ＳＭＥ２）の設定可能メモリ要素および前記第３（ＳＭＥ３）の設定可能メモリ要素が三重冗長ラッチに元々記憶されていた論理値を有している場合、前記第１の投票構造（ＶＳ１）の出力（ＶＳＯＵＴ）は、三重冗長ラッチに元々記憶されていた論理値を前記第１の設定可能メモリ要素（ＳＭＥ１）に強制的に送るように構成される、請求項１に記載の三重冗長ラッチ。
  9. 前記第１のバッファ（ＢＵＦ１）が、
    ａ）ゲート、ドレインおよびソースを有する第１のＰＦＥＴ（ＭＰ１６）と、
    ｂ）ゲート、ドレインおよびソースを有する第２のＰＦＥＴ（ＭＰ１７）と、
    ｃ）ゲート、ドレインおよびソースを有する第１のＮＦＥＴ（ＭＮ１６）と、
    ｄ）ゲート、ドレインおよびソースを有する第２のＮＦＥＴ（ＭＮ１７）と、
    を含み、
    ｅ）前記第１のＰＦＥＴ（ＭＰ１６）と前記第２のＰＦＥＴ（ＭＰ１７）のソースがＶＤＤに接続され、
    ｆ）前記第１のＮＦＥＴ（ＭＮ１６）と前記第２のＮＦＥＴ（ＭＮ１７）のソースがＧＮＤに接続され、
    ｇ）前記第１のＰＦＥＴ（ＭＰ１６）と前記第１のＮＦＥＴ（ＭＮ１６）のゲートが前記第１のバッファ（ＢＵＦ１）の入力に接続され、
    ｈ）前記第２のＰＦＥＴ（ＭＰ１７）と前記第２のＮＦＥＴ（ＭＮ１７）のドレインが前記第１のバッファ（ＢＵＦ１）の出力（ＢＯＵＴ）に接続され、
    ｉ）前記第１のＰＦＥＴ（ＭＰ１６）と前記第１のＮＦＥＴ（ＭＮ１６）のドレインが前記第２のＰＦＥＴ（ＭＰ１７）と前記第２のＮＦＥＴ（ＭＮ１７）のゲートに接続される、請求項１に記載の三重冗長ラッチ。
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