JP4065870B2 - ソフト・エラー・イミュニティが改善されたデュアル・ポート読み取りｓｒａｍセル - Google Patents

ソフト・エラー・イミュニティが改善されたデュアル・ポート読み取りｓｒａｍセル Download PDF

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Description

本発明は、一般に、ＳＲＡＭセルに関するものである。とりわけ、本発明は、デュアル・ポート読み取りＳＲＡＭセルにおけるソフト・エラー・イミュニティ（エラーの受けにくさ）の改善に関するものである。
高エネルギの中性子は、物質内において、主として、二次反応の連鎖をもたらすシリコン核との衝突によってエネルギを失う。これらの反応によって、ｐ−ｎ接合の通過時に、電子・正孔対の稠密なトラックが形成される。蓄積された電荷の一部は再結合し、一部は、接合接点で集電される。粒子がＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）セルの高感度領域に衝突すると、蓄積される電荷が、セルに記憶されている値を「反転」するのに必要な最小電荷を超える場合があり、それにより、ソフト・エラーを生じる。
ソフト・エラーを生じることになる最小電荷は、ＳＲＡＭセルの臨界電荷と呼ばれる。ソフト・エラーの発生率（ＳＥＲ）は、一般に、故障率（ＦＩＴ）で表わされる。
ソフト・エラーの共通原因は、集積回路のパッキング材料に存在する微量の放射性同位元素によって放出される可能性のある、アルファ粒子である。フリップ・チップ・パッキング技法で用いられる「バンプ」材料も、アルファ粒子の可能性のある発生源として確認されている。
ソフト・エラーの他の原因には、高エネルギの宇宙線及び太陽粒子線がある。高エネルギの宇宙線及び太陽粒子線が上層大気と反応して、高エネルギの陽子と中性子を発生し、地上に降り注ぐ。中性子は、大部分の人工建築物を貫通する（中性子は、５フィートのコンクリートを簡単に通過することが可能である）ことができるで、とりわけ厄介となりうる。この効果は、緯度と海抜高度の両方に応じて変動する。ロンドンでは、この効果は、赤道上よりも２倍悪くなる。海抜１マイルのコロラド州デンバーでは、その効果は、海抜ゼロのサンフランシスコより３倍悪くなる。民間航空機の場合、その効果は、海抜ゼロよりも１００〜８００倍悪くなる可能性がある。
コンデンサ・ベースのＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）とは異なり、ＳＲＡＭは、一般に、各セルのキャパシタンスがより小さい交差結合素子から構成されている。一般に、ＳＲＡＭセルが小さくなるほど、各セルのキャパシタンスも小さくなる。結果として、ＳＲＡＭセルの「反転」に必要な臨界電荷が低減し、ソフト・エラー率が増大する可能性がある。
さらに、ＳＲＡＭセルのキャパシタンス・タイプによって、ＳＥＲが増大する可能性がある。ＳＲＡＭセルのキャパシタンスのタイプとしては、とりわけ、ｐ／ｎ接合によって生じるキャパシタンス、及び、酸化物によって生じるキャパシタンスが挙げられる。電子／正孔対は、高エネルギの中性子がｐ／ｎ接合を通過する際に生じるので、一般に、ＳＲＡＭセルのｐ／ｎ接合面積の縮小によって、ＳＥＲが低下する。高エネルギの中性子が酸化物を通過する際に、多数の電子／正孔対が生じることはない。結果として、一般に、ＳＲＡＭセルにおける酸化物によるキャパシタンス対ｐ／ｎ接合によるキャパシタンスの比を高めることによって、ＳＥＲを低下させることが可能になる。
ＳＲＡＭセルにおけるＳＥＲを低下させることが本技術分野において必要とされている。本発明の１実施形態によれば、デュアル・ポート読み取りＳＲＡＭセルのＳＥＲが低下される。さらに、本発明の１実施形態によれば、デュアル・ポート読み取りＳＲＡＭセルの読み取り回数が減少され、同時に、その物理的サイズが低減される。
本発明によれば、望ましい実施態様において、デュアル・ポート読み取りＳＲＡＭにおけるソフト・エラー率を改善するための回路及び方法が得られる。書き込み専用転送デバイスが、交差結合ラッチ、第１のワード線、及び、第１のビット線に接続される。第１の読み取り専用転送デバイスが、第２のビット線、第２のワード線、及び、第１のプルダウン・デバイスに接続される。第２の読み取り専用転送デバイスが、第１のビット線、第１のワード線、及び、第２のプルダウン・デバイスに接続される。メモリ・クリア転送デバイスが、交差結合ラッチ、第３のビット線、及び、第３のプルダウン・デバイスに接続される。尚、以下で説明する実施例では、転送デバイス、プルダウントランジスタは、いずれも電界効果トランジスタ（ＦＥＴ）であるが、これに限定されない。
この構成によって、デュアル・ポートＳＲＡＭセルの読み取りアクセス時間をほとんどまたは全く短縮することなく、デュアル・ポートＳＲＡＭセルのサイズを縮小することが可能になる。サイズが縮小されると、放射線にさらされるｐ／ｎ接合の断面積が縮小することによって、ＳＥＲも低下することになる。
本発明の他の態様及び利点については、本発明の原理を例示した添付の図面と共に下記の詳細な説明から明らかになるであろう。
図１は、６つのトランジスタによるデュアル・ポート読み取りＳＲＡＭセルの概略図である。ビット線ＢＬ１、１００は、ＮＦＥＴ（ｎ型電界効果トランジスタ）ＭＮ３、１２０のソースに接続されている。ビット線ＢＬ２、１０２は、ＮＦＥＴ ＭＮ４、１２２のソースに接続されている。ワード線ＷＬ１、１０４は、ＮＦＥＴ ＭＮ３、１２０のゲートに接続されている。ワード線ＷＬ２、１０６は、ＮＦＥＴ ＭＮ４、１２２のゲートに接続されている。以下の実施例では、例示として、図面のＶＤＤは電源電圧を表し、ＧＮＤはグランド（アース）電圧を表すものとする。
ＮＦＥＴ ＭＮ３、１２０のドレイン１０８は、ＰＦＥＴ（ｐ型電界効果トランジスタ）ＭＰ１、１１２のドレイン、ＮＦＥＴ ＭＮ１、１１６のドレイン、ＰＦＥＴ ＭＰ２、１１４のゲート、及び、ＮＦＥＴ ＭＮ２、１１８のゲートに接続されている。
ＮＦＥＴ ＭＮ４、１２２のドレイン１１０は、ＰＦＥＴ（ｐ型電界効果トランジスタ）ＭＰ２、１１４のドレイン、ＮＦＥＴ ＭＮ２、１１８のドレイン、ＰＦＥＴ ＭＰ１、１１２のゲート、及び、ＮＦＥＴ ＭＮ１、１１６のゲートに接続されている。この例の場合、交差結合ラッチ１２４には、ＰＦＥＴ ＭＰ１、１１２、ＭＰ２、１１４、ＭＮ１、１１６、ＭＮ２、１１８、及び、それらに対する接続が含まれている。
図１に示すＳＲＡＭセルから２つの方法でデータを読み取ることが可能である。第１の方法では、ＷＬ１、１０４を高（高レベルのこと。以下同じ）にして、ＮＦＥＴ ＭＮ３、１２０のゲートを充電する。一般に、ノード１０８における論理値はビット線１ ＢＬ１、１００に転送される。第２の方法では、ＷＬ２、１０６を高にして、ＮＦＥＴ ＭＮ４、１２２のゲートを充電する。一般に、ノード１１０における論理値は、ビット線２ ＢＬ２、１０２に転送される。しかし、ＷＬ１、１０４が高の場合、ビット線ＢＬ１、１００の電荷によって、交差結合ラッチ１２４のノード１０８における値が、電荷共有（チャージシェアリング：charge sharing）のため、逆の値に「反転」する可能性がある。また、ＷＬ２、１０６が高の場合、ビット線ＢＬ２、１０２の電荷によって、交差結合ラッチ１２４のノード１１０における値が、電荷共有のため、逆の値に「反転」する可能性もある。
ＮＦＥＴ ＭＮ１、１１６、ＮＦＥＴ ＭＮ２、１１８、ＮＦＥＴ ＭＮ３、１２０、ＮＦＥＴ ＭＮ４、１２２、ＰＦＥＴ ＭＰ１、１１２、及び、ＰＦＥＴ ＭＰ２、１１４のサイズは、他の理由の中でもとりわけ、データ読み取り時における交差結合ラッチ１２４の反転を阻止するのに十分な電荷を保持するために十分なキャパシタンスが得られるように選択される。さらに、これら６つのＦＥＴのサイズは、ＳＲＡＭセルの読み取りアクセス時間を最適化するように選択される。しかし、これらのＦＥＴをより大きくすると、放射線にさらされるｐ／ｎ接合の面積が拡大する可能性がある。結果として、一般に、ソフト・エラー率が増大することになる。
データは、まず、ＷＬ１、１０４及びＷＬ２、１０６を高値にすることによって、図１に示すＳＲＡＭセルに書き込むことが可能である。ＷＬ１、１０４及びＷＬ２、１０６を高にした後、ＢＬ１、１００を高または低の論理値に駆動し、同時に、ＢＬ２、１０２をＢＬ１、１００における値の逆の値に駆動する。一般に、これによって、交差結合ラッチ１２４は、ＢＬ１、１００及びＢＬ２、１０２によって与えられた論理値を保持することになる。交差結合ラッチ１２４の書き込みが済むと、ＷＬ１、１０４及びＷＬ２、１０６に放電させて、低論理値にする。
図２は、１０のトランジスタによるデュアル・ポート読み取りＳＲＡＭセルの概略図である。ビット線ＢＬＷ１、２００は、ＮＦＥＴ ＭＮ３、２３０のソースに接続されている。ビット線ＢＬＷ２、２０２は、ＮＦＥＴ ＭＮ４、２３２のソースに接続されている。ワード線ＷＬ１、２０８は、ＮＦＥＴ ＭＮ３、２３０のゲート及びＮＦＥＴ ＭＮ４、２３２のゲートに接続されている。
ＮＦＥＴ ＭＮ３、２３０のドレイン２１０は、ＰＦＥＴ ＭＰ１、２２２のドレイン、ＮＦＥＴ ＭＮ１、２２６のドレイン、ＰＦＥＴ ＭＰ２、２２４のゲート、及び、ＮＦＥＴ ＭＮ２、２２８のゲートに接続されている。
ＮＦＥＴ ＭＮ４、２３２のドレイン２１２は、ＰＦＥＴ ＭＰ２、２２４のドレイン、ＮＦＥＴ ＭＮ２、２２８のドレイン、ＰＦＥＴ ＭＰ１、２２２のゲート、及び、ＮＦＥＴ ＭＮ１、２２６のゲートに接続されている。この例の場合、交差結合ラッチ２４２には、ＭＰ１、２２２、ＭＰ２、２２４、ＭＮ１、２２６、ＭＮ２、２２８、及び、それらに対する接続が含まれている。
ビット線ＢＬＲ１、２０４は、ＮＦＥＴ ＭＮ７、２３４のドレインに接続されている。ビット線ＢＬＲ２、２０６は、ＮＦＥＴ ＭＮ８、２３６のドレインに接続されている。ワード線ＷＬ２、２１４は、ＮＦＥＴ ＭＮ７、２３４のゲートに接続されている。ワード線ＷＬ３、２１６は、ＮＦＥＴ ＭＮ８、２３６のゲートに接続されている。ＮＦＥＴ ＭＮ７、２３４のソースは、ＮＦＥＴ ＭＮ５、２３８のドレイン２１８に接続されている。ＮＦＥＴ ＭＮ８、２３６のソースは、ＮＦＥＴ ＭＮ６、２４０のドレイン２２０に接続されている。ＮＦＥＴ ＭＮ５、２３８のゲートは、ノード２１０に接続されている。ＮＦＥＴ ＭＮ６、２４０のゲートは、ノード２１２に接続されている。ＮＦＥＴ ＭＮ５、２３８及びＭＮ６、２４０のソースは、グランド（アース）に接続されている。
図２に示すＳＲＡＭセルから２つの方法でデータを読み取ることが可能である。ビット線ＢＬＲ１、２０４及びＢＬＲ２、２０６に事前充電して、高にした後、第１の方法では、ＷＬ２、２１４を高にして、ＮＦＥＴ ＭＮ７、２３４のゲートを充電する。ＮＦＥＴ ＭＮ７、２３４のゲート２１４に充電することによって、ビット線ＢＬＲ１、２０４がＮＦＥＴ ＭＮ５、２３８のドレイン２１８に接続される。交差結合ラッチ２４２のノード２１０が高の場合、ＮＦＥＴ ＭＮ５、２３８のゲート２１０が充電され、ノード２１８をグランドに接続する。この例の場合、ノード２１８はビット線ＢＬＲ１、２０４に接続されているので、ビット線ＢＬＲ１、２０４の電圧はほぼグランド電位（アース電位）である。
しかし、交差結合ラッチ２４２のノード２１０における値が低の場合、ＮＦＥＴ ＭＮ５、２３８のゲート２１０は、低（低レベルのこと。以下同じ）であり、ノード２１８はグランドに接続されない。この場合、ビット線ＢＬＲ１、２０４は、高のままである。ビット線ＢＬＲ１、２０４の値は、読み取り後、交差結合ラッチ２４２のノード２１０に記憶された値と逆の状態であるのが理想的である。
第２の方法で、図２に示すＳＲＡＭセルからデータを読み取ることも可能である。ビット線ＢＬＲ１、２０４及びＢＬＲ２、２０６に事前充電して、高にした後、第２の方法では、ＷＬ３、２１６を高にして、ＮＦＥＴ ＭＮ８、２３６のゲートを充電する。ＮＦＥＴ ＭＮ８、２３６のゲート２１６に充電することによって、ビット線ＢＬＲ２、２０６がＮＦＥＴ ＭＮ６、２４０のドレイン２２０に接続される。交差結合ラッチ２４２のノード２１２が高の場合、ＮＦＥＴ ＭＮ６、２４０のゲート２１２が充電され、ノード２２０をグランドに接続する。この例の場合、ノード２２０はビット線ＢＬＲ２、２０６に接続されているので、ビット線ＢＬＲ２、２０６の電圧はほぼグランド電位である。
しかし、交差結合ラッチ２４２のノード２１２における値が低の場合、ＮＦＥＴ ＭＮ６、２４０のゲート２１２は、低であり、ノード２２０はグランドに接続されない。この場合、ビット線ＢＬＲ２、２０６は、高のままである。ビット線ＢＬＲ２、２０６の値は、読み取り後、交差結合ラッチ２４２のノード２１２に記憶された値と逆の状態であるのが理想的である。
図２に示す１０のトランジスタによるデュアル・ポート読み取りＳＲＡＭの利点は、ビット線ＢＬＲ１、２０４と交差結合ラッチ２４２のノード２１０との間における電荷共有が、解消されない場合でも、大幅に減少するということである。ビット線ＢＬＲ２、２０６と交差結合ラッチ２４２のノード２１２との間における電荷共有も、解消されない場合でも、大幅に減少する。この例の場合、電荷共有が大幅に減少するので、ＦＥＴ ＭＮ１、２２６、ＭＮ２、２２８、ＭＮ３、２３０、ＭＮ４、２３２、ＭＰ１、２２２、及び、ＭＰ２、２２４のサイズを小さくすることが可能になる。ＦＥＴ ＭＮ１、２２６、ＭＮ２、２２８、ＭＮ３、２３０、ＭＮ４、２３２、ＭＰ１、２２２、及び、ＭＰ２、２２４のサイズを小さくすることが可能になるので、これらのＦＥＴに関連したｐ／ｎ接合の面積も縮小される。ｐ／ｎ接合の面積が縮小されるので、ソフト・エラー率も通常低下する。
まず、ＷＬ１、２０８を高値に駆動することによって、図２に示すＳＲＡＭセルにデータを書き込むことが可能である。ＷＬ１、２０８を高にした後、ＢＬＷ１、２００を高または低の論理値に駆動し、同時に、ＢＬＷ２、２０２をＢＬＷ１、２００における値の逆の値に駆動する。一般に、これによって、交差結合ラッチ２４２は、ＢＬＷ１、２００及びＢＬＷ２、２０２によって与えられた論理値を保持することになる。交差結合ラッチ２４２の書き込みが済むと、ＷＬ１、２０８を放電させて、低論理値にする。
この例の場合、ＦＥＴ ＭＮ１、２２６、ＭＮ２、２２８、ＭＮ３、２３０、ＭＮ４、２３２、ＭＰ１、２２２、及び、ＭＰ２、２２４のサイズを小さくすることができるとしても、ＳＲＡＭセル全体のサイズについては、ＳＲＡＭセルに対する制御線ＢＬＲ１、２０４、ＢＬＲ２、２０６、ＢＬＷ１、２００、ＢＬＷ２、２０２、ＷＬ１、２０８、ＷＬ２、２１４、及び、ＷＬ３、２１６によって制限される可能性がある。この例の場合、これらの線の幅及びそれらの離隔距離によって、ＳＲＡＭセルのサイズが制限される可能性がある。この例では、７つの制御線ＢＬＲ１、２０４、ＢＬＲ２、２０６、ＢＬＷ１、２００、ＢＬＷ２、２０２、ＷＬ１、２０８、ＷＬ２、２１４、及び、ＷＬ３、２１６が設けられている。
図３は、１１のトランジスタによるデュアル・ポート読み取りＳＲＡＭセルの概略図である。ビット線ＢＬ１、３００は、ＮＦＥＴ ＭＮ４、３３２のソース及びＮＦＥＴ ＭＮ６、３３６のソースに接続されている。ビット線ＢＬ２、３０２は、ＮＦＥＴ ＭＮ５、３３４のソースに接続されている。ビット線ＢＬ３、３０４は、ＮＦＥＴ ＭＮ３、３３０のゲートに接続されている。ワード線ＷＬ１、３０６は、ＮＦＥＴ ＭＮ４、３３２のゲート及びＮＦＥＴ ＭＮ６、３３６のゲートに接続されている。ワード線ＷＬ２、３０８は、ＮＦＥＴ ＭＮ５、３３４のゲートに接続されている。ワード線ＷＬ３、３１０は、ＮＦＥＴ ＭＮ９、３４２のゲートに接続されている。
ＮＦＥＴ ＭＮ３、３３０のドレイン３１２は、ＰＦＥＴ ＭＰ１、３２２のドレイン、ＮＦＥＴ ＭＮ１、３２６のドレイン、ＰＦＥＴ ＭＰ２、３２４のゲート、ＮＦＥＴ ＭＮ２、３２８のゲート、ＭＮ７、３３８のゲート、及び、ＭＮ８、３４０のゲートに接続されている。
ＮＦＥＴ ＭＮ４、３３２のドレイン３１４は、ＰＦＥＴ ＭＰ２、３２４のドレイン、ＮＦＥＴ ＭＮ２、３２８のドレイン、ＰＦＥＴ ＭＰ１、３２２のゲート、及び、ＮＦＥＴ ＭＮ１、３２６のゲートに接続されている。この例の場合、交差結合ラッチ３４４には、ＭＰ１、３２２、ＭＰ２、３２４、ＭＮ１、３２６、ＭＮ２、３２８、及び、それらに対する接続が含まれている。
ＮＦＥＴ ＭＮ３、３３０のソース３１６は、ＮＦＥＴ ＭＮ９、３４２のドレイン３１６に接続されている。ＮＦＥＴ ＭＮ９、３４２のソースは、グランドに接続されている。ＮＦＥＴ ＭＮ５、３３４のドレイン３１８は、ＮＦＥＴ ＭＮ７、３３８のドレイン３１８に接続されている。ＮＦＥＴ ＭＮ７、３３８のソースは、グランドに接続されている。ＮＦＥＴ ＭＮ６、３３６のドレイン３２０は、ＮＦＥＴ ＭＮ８、３４０のドレイン３２０に接続されている。ＮＦＥＴ ＭＮ７、３４０のソースは、グランドに接続されている。
図３に示すＳＲＡＭセルから２つの方法でデータを読み取ることが可能である。ビット線ＢＬ１、３００及びＢＬ２、３０２に事前充電して、高にした後、第１の方法では、図３に示すＳＲＡＭセルからからデータを読み出すために、ＷＬ１、３０６を高にして、ＮＦＥＴ ＭＮ６、３３６のゲートを充電する。ＮＦＥＴ ＭＮ６、３３６のゲート３０６に充電することによって、ビット線ＢＬ１、３００がＮＦＥＴ ＭＮ８、３４０のドレイン３２０に接続される。交差結合ラッチ３４４のノード３１２が高の場合、ＮＦＥＴ ＭＮ８、３４０のゲート３１２が充電され、ノード３２０をグランドに接続する。この例の場合、ノード３２０はビット線ＢＬ１、３００に接続されているので、ビット線ＢＬ１、３００の電圧はほぼグランド電位である。
さらに、交差結合ラッチ３４４のノード３１２が高の場合、交差結合ラッチ３４４のノード３１４は低になる。この例では、ＮＦＥＴ ＭＮ４、３３２のゲート３００が高のため、ＢＬ１、３００はノード３１４に接続される。交差結合ラッチ３４４のノード３１４が低のため、ノード３１４は、また、ＢＬ１、３００を放電させて、高値から低値にする。
しかし、交差結合ラッチ３４４のノード３１２における値が低の場合、ＮＦＥＴ ＭＮ８、３４０のゲート３１２は、低であり、ノード３２０はグランドに接続されない。この場合、ビット線ＢＬ１、３００は、高のままである。ビット線ＢＬ１、３００の値は、読み取り後、交差結合ラッチ３４４のノード３１２に記憶された値と逆の状態であるのが理想的である。
第２の方法で、図３に示すＳＲＡＭセルからデータを読み取ることも可能である。ビット線ＢＬ１、３００及びＢＬ２、３０２に事前充電して、高にした後、第２の方法では、ＷＬ２、３０８を高にして、ＮＦＥＴ ＭＮ５、３３４のゲートを充電する。ＮＦＥＴ ＭＮ５、３３４のゲート３０８を充電することによって、ビット線ＢＬ２、３０２がＮＦＥＴ ＭＮ７、３３８のドレイン３１８に接続される。交差結合ラッチ３４４のノード３１２が高の場合、ＮＦＥＴ ＭＮ７、３３８のゲート３１２が充電され、ノード３１８をグランドに接続する。この例の場合、ノード３１８はビット線ＢＬ２、３０２に接続されているので、ビット線ＢＬ２、３０２の電圧はほぼグランド電位である。
しかし、交差結合ラッチ３４４のノード３１２における値が低の場合、ＮＦＥＴ ＭＮ７、３３８のゲート３１２は、低であり、ノード３１８は、グランドに接続されない。この場合、ビット線ＢＬ２、３０２は、高のままである。ビット線ＢＬ２、３０２の値は、読み取り後、交差結合ラッチ３４４のノード３１２に記憶された値と逆の状態であるのが理想的である。
図３に示す１１のトランジスタによるデュアル・ポート読み取りＳＲＡＭセルの利点は、ビット線ＢＬ１、３００と交差結合ラッチ３４４のノード３１２との間における電荷共有が、大幅に減少するということである。ビット線ＢＬ１、３００と交差結合ラッチ３４４のノード３１４との間には、ある程度の電荷共有が存在する。しかし、ＮＦＥＴ ＭＮ４、３３２を小さくすることができるので、電荷共有によって交差結合ラッチ３４４の状態が反転される確率は低下する。
ビット線ＢＬ２、３０２と交差結合ラッチ３４４のノード３１２との間における電荷共有は、解消されない場合でも、大幅に減少する。この例の場合、電荷共有が大幅に減少するので、ＦＥＴ ＭＮ１、３２６、ＭＮ２、３２８、ＭＮ３、３３０、ＭＮ４、３３２、ＭＰ１、３２２、及び、ＭＰ２、３２４のサイズを小さくすることが可能になる。ＦＥＴ ＭＮ１、３２６、ＭＮ２、３２８、ＭＮ３、３３０、ＭＮ４、３３２、ＭＰ１、３２２、及び、ＭＰ２、３２４のサイズを小さくすることが可能になるので、これらのＦＥＴに関連したｐ／ｎ接合の面積も小さくなる。ｐ／ｎ接合の面積が小さくなるので、ソフト・エラー率も通常低下する。
この例の場合、ＦＥＴ ＭＮ１、３２６、ＭＮ２、３２８、ＭＮ３、３３０、ＭＮ４、３３２、ＭＰ１、３２２、及び、ＭＰ２、３２４のサイズを小さくすることができるとしても、ＳＲＡＭセル全体のサイズについては、ＳＲＡＭセルに対する制御線ＢＬ１、３００、ＢＬ２、３０２、ＢＬ３、３０４、ＷＬ１、３０６、ＷＬ２、３０８、及び、ＷＬ３、３１０によって制限される可能性がある。この例の場合、これらの線の幅及びそれらの離隔距離によって、ＳＲＡＭセルのサイズが制限される可能性がある。この例では、６つの制御線ＢＬ１、３００、ＢＬ２、３０２、ＢＬ３、３０４、ＷＬ１、３０６、ＷＬ２、３０８、及び、ＷＬ３、３１０が設けられている。図３に示す制御線の数６は、図２に示す制御線の数７よりも１つ少ない。結果として、図３のＳＲＡＭセルは、図２のＳＲＡＭセルより小さく設計することが可能になる。
まず、ＷＬ１、３０６を高値に駆動することによって、図３に示すＳＲＡＭセルに論理値１を書き込むことが可能である。ＷＬ１、３０６を高にした後、ＢＬ１、３００を低論理値に駆動する。一般に、これによって、交差結合ラッチ３４４は、論理値１を保持することになる。次に、ＷＬ３、３１０を高に駆動し、ＷＬ１、３０６を放電させて、論理値０にする。ＢＬ３、３０４を低のままにしておくことによって、論理値１が書き込まれる。この場合、ＮＦＥＴ ＭＮ３、３３０はオフのままであり、ノード３１２において、論理値１が保持される。
まず、ＷＬ１、３０６を高値に駆動することによって、図３に示すＳＲＡＭセルに論理値０を書き込むことが可能である。ＷＬ１、３０６を高にした後、ＢＬ１、３００を低論理値に駆動する。一般に、これによって、交差結合ラッチ３４４は、論理値０を保持することになる。次に、ＷＬ３、３１０を高に駆動し、ＷＬ１、３０６を放電させて、論理値０にする。ＢＬ３、３０４を高に駆動することによって、論理値０が書き込まれる。この場合、ＮＦＥＴ ＭＮ３、３３０はオンになる。ＮＦＥＴ ＭＮ３、３３０及びＮＦＥＴ ＭＮ９、３４２がオンのため、ノード３１２は、グランドまたはほぼグランド電位に接続される。
ＳＥＲを改善し、ＳＲＡＭセルを小型化するだけではなく、図３に示すデュアル・ポート読み取りＳＲＡＭセルによれば、デュアル・ポート読み取りＳＲＡＭセル・アレイを大域的にセットまたはクリアすることが可能になる。
まず、ＢＬ１、３００に事前充電して、高値にすることによって、デュアル・ポート読み取りＳＲＡＭセル・アレイを大域的にセットする（ノード３１２に高値を記憶する）ことができる。ＷＬ１、３０６を高に駆動した後、ＢＬ１、３００を低に駆動する。ＢＬ１、３００を低にし、ＷＬ１、３０６を高にすることによって、交差結合ラッチ３４４のノード３１４は低値に駆動される。結果として、交差結合ラッチ３４４のノード３１２が高に駆動される。
ＷＬ３、３１０がＮＦＥＴ ＭＮ９、３４２のゲートを高に駆動する時、ＢＬ３、３０４を高に駆動することによって、デュアル・ポート読み取りＳＲＡＭセル・アレイを大域的にクリアする（ノード３１２に低値を記憶する）ことができる。ＮＦＥＴ ＭＮ３、３３０のゲート３０４が高のため、ＮＦＥＴ ＭＮ３はオンになり、交差結合ラッチ３４４のノード３１２をノード３１６に接続する。ＷＬ３、３１０が高のため、ＮＦＥＴ ＭＮ９、３４２のゲート３１０がオンになる。ＮＦＥＴ ＭＮ９、３４２がオンのため、ノード３１６及びノード３１２は、グランドに近い電圧に接続される。交差結合ラッチ３４４のノード３１２が低の場合、交差結合ラッチのノード３１４は高である。
好適な実施形態では、本発明は、デュアルポート読み出しSRAMセルにおけるソフトエラー率を改善するための回路及び方法を提供する。書き込み専用転送デバイスが、交差結合ラッチ、第１のワード線及び第１のビット線に接続される。第１の読み出し専用転送デバイスが、第２のビット線、第２のワード線及び第１のプルダウンデバイスに接続される。第２の読み出し専用転送デバイスが、第１のビット線、第１のワード線及び第２のプルダウンデバイスに接続される。メモリクリア転送デバイスが、交差結合ラッチ、第３のビット線、第３のプルダウンデバイスに接続される。この構成により、デュアルポートSRAMセルの読み出しアクセス時間をほとんどあるいは全く短くすることなく、そのセルのサイズを小さくすることができる。このサイズの低減により、放射にさらされるｐ／ｎ接合の断面積が小さくなることからSERも低減される。
本発明の以上の説明は、図示及び説明のために提示したものである。本発明を余すところなく説明しようとか、本発明を開示した形態そのものに限定しようとするものではない。以上の教示に鑑みて、他の修正及び変更を施すことも可能である。本発明の原理及びその実際の応用例を最も分りやすく説明することによって、当業者が、企図する特定の用途に適するように、さまざまな実施態様及びさまざまな変更態様において本発明を最も有効に利用できるようにするために、実施態様を選択し説明した。特許請求の範囲は、先行技術による制限のある範囲を除いて、本発明の他の代替実施態様を含むものと解釈されるべきである。
先行技術による６つのトランジスタからなるデュアル・ポート読み取りＳＲＡＭセルの概略図である。 先行技術による１０のトランジスタからなるデュアル・ポート読み取りＳＲＡＭセルの概略図である。 １１のトランジスタからなるデュアル・ポート読み取りＳＲＡＭセルの概略図である。
符号の説明
ＭＮ１ 第１のＮＦＥＴ
ＭＮ２ 第２のＮＦＥＴ
ＭＮ３ 第３のＮＦＥＴ
ＭＮ４ 第４のＮＦＥＴ
ＭＮ５ 第５のＮＦＥＴ
ＭＮ６ 第６のＮＦＥＴ
ＭＮ７ 第７のＮＦＥＴ
ＭＮ８ 第８のＮＦＥＴ
ＭＮ９ 第９のＮＦＥＴ
ＭＰ１ 第１のＰＦＥＴ
ＭＰ２ 第２のＰＦＥＴ

Claims (3)

  1. ソフト・エラーを低減するデュアル・ポート読み取りＳＲＡＭセルであって、
    ａ）入力／出力、及び、入力を備える交差結合ラッチと、
    ｂ）入力、制御入力、及び、出力を備えた第１の転送デバイスと、
    ｃ）入力、制御入力、及び、出力を備えた第２の転送デバイスと、
    ｄ）入力、制御入力、及び、出力を備えた第３の転送デバイスと、
    ｅ）入力、制御入力、及び、出力を備えた第４の転送デバイスと、
    ｆ）入力、制御入力、及び、出力を備えた第１のプルダウン・デバイスと、
    ｇ）入力、制御入力、及び、出力を備えた第２のプルダウン・デバイスと、
    ｈ）入力、制御入力、及び、出力を備えた第３のプルダウン・デバイス
    とを具備し、
    ｉ）前記交差結合ラッチの入力／出力が、前記第４の転送デバイスの入力に接続され、前記第４の転送デバイスの制御入力が、第３のビット線に接続され、前記第４の転送デバイスの出力が、前記第３のプルダウン・デバイスの出力に接続され、
    ｊ）前記第３のプルダウン・デバイスの制御入力が、第３のワード線に接続され、前記第３のプルダウン・デバイスの入力が、グランドに接続され、
    ｋ）前記交差結合ラッチの入力が、前記第１の転送デバイスの出力に接続され、前記第１の転送デバイスの制御入力が、第１のワード線に接続され、前記第１の転送デバイスの入力が、第１のビット線に接続され、
    ｌ）前記交差結合ラッチの入力／出力が、前記第１及び第２のプルダウン・デバイスの制御入力に接続され、
    ｍ）前記第１のプルダウン・デバイスの出力が、前記第２の転送デバイスの入力に接続され、前記第２の転送デバイスの制御入力が、第２のワード線に接続され、前記第２の転送デバイスの出力が、第２のビット線に接続され、
    ｎ）前記第２のプルダウン・デバイスの出力が、前記第３の転送デバイスの入力に接続され、前記第３の転送デバイスの制御入力が、第１のワード線に接続され、前記第３の転送デバイスの出力が、前記第１のビット線に接続され、
    ｏ）前記第１及び第２のプルダウン・デバイスの第１の入力が、グランドに接続されることからなる、ソフト・エラーを低減するデュアル・ポート読み取りＳＲＡＭセル。
  2. ソフト・エラーを低減するデュアル・ポート読み取りＳＲＡＭセルであって、
    ａ）ゲート（３１４）、ドレイン（３１２）、及び、ソース（ＶＤＤ）を備える第１のＰＦＥＴ（ＭＰ１）と、
    ｂ）ゲート（３１２）、ドレイン（３１４）、及び、ソース（ＶＤＤ）を備える第２のＰＦＥＴ（ＭＰ２）と、
    ｃ）ゲート（３１４）、ドレイン（３１２）、及び、ソース（ＧＮＤ）を備える第１のＮＦＥＴ（ＭＮ１）と、
    ｄ）ゲート（３１２）、ドレイン（３１４）、及び、ソース（ＧＮＤ）を備える第２のＮＦＥＴ（ＭＮ２）と、
    ｅ）ゲート（３０４）、ドレイン（３１２）、及び、ソース（３１６）を備える第３のＮＦＥＴ（ＭＮ３）と、
    ｆ）ゲート（３０６）、ドレイン（３１４）、及び、ソース（３００）を備える第４のＮＦＥＴ（ＭＮ４）と、
    ｇ）ゲート（３０８）、ドレイン（３１８）、及び、ソース（３０２）を備える第５のＮＦＥＴ（ＭＮ５）と、
    ｈ）ゲート（３０６）、ドレイン（３２０）、及び、ソース（３００）を備える第６のＮＦＥＴ（ＭＮ６）と、
    ｉ）ゲート（３１２）、ドレイン（３１８）、及び、ソース（ＧＮＤ）を備える第７のＮＦＥＴ（ＭＮ７）と、
    ｊ）ゲート（３１２）、ドレイン（３２０）、及び、ソース（ＧＮＤ）を備える第８のＮＦＥＴ（ＭＮ８）と、
    ｋ）ゲート（３１０）、ドレイン（３１６）、及び、ソース（ＧＮＤ）を備える第９のＮＦＥＴ（ＭＮ９）
    とを具備し、
    ｌ）前記第１及び第２のＰＦＥＴのソースがＶＤＤに接続され、
    ｍ）前記第１及び第２のＮＦＥＴのソースがＧＮＤに接続され、
    ｎ）前記第１のＰＦＥＴ（ＭＰ１）のドレイン（３１２）、前記第１のＮＦＥＴ（ＭＮ１）のドレイン（３１２）、前記第２のＰＦＥＴ（ＭＰ２）のゲート（３１２）、及び、前記第２のＮＦＥＴ（ＭＮ２）のゲート（３１２）が、前記第３のＮＦＥＴ（ＭＮ３）のドレイン（３１２）、前記第７のＮＦＥＴ（ＭＮ７）のゲート（３１２）、及び、前記第８のＮＦＥＴ（ＭＮ８）のゲート（３１２）に接続され、
    ｏ）前記第２のＰＦＥＴ（ＭＰ２）のドレイン（３１４）、前記第２のＮＦＥＴ（ＭＮ２）のドレイン（３１４）、前記第１のＰＦＥＴ（ＭＰ１）のゲート（３１４）、及び、前記第１のＮＦＥＴ（ＭＮ１）のゲート（３１４）が、前記第４のＮＦＥＴ（ＭＮ４）のドレイン（３１４）に接続され、
    ｐ）前記第３のＮＦＥＴ（ＭＮ３）のゲート（３０４）がＢＬ３（３０４）に接続され、前記第３のＮＦＥＴ（ＭＮ３）のソース（３１６）が前記第９のＮＦＥＴ（ＭＮ９）のドレイン（３１６）に接続され、
    ｑ）前記第４のＮＦＥＴ（ＭＮ４）のゲート（３０６）がＷＬ１（３０６）に接続され、前記第４のＮＦＥＴ（ＭＮ４）のソース（３００）がＢＬ１（３００）に接続され、
    ｒ）前記第５のＮＦＥＴ（ＭＮ５）のゲート（３０８）がＷＬ２（３０８）に接続され、前記第５のＮＦＥＴ（ＭＮ５）のソース（３０２）がＢＬ２（３０２）に接続され、前記第５のＮＦＥＴ（ＭＮ５）のドレイン（３１８）が前記第７のＮＦＥＴ（ＭＮ７）のドレイン（３１８）に接続され、
    ｓ）前記第６のＮＦＥＴ（ＭＮ６）のゲート（３０６）がＷＬ１（３０６）に接続され、前記第６のＮＦＥＴ（ＭＮ６）のソース（３００）がＢＬ１（３００）に接続され、前記第６のＮＦＥＴ（ＭＮ６）のドレイン（３２０）が前記第８のＮＦＥＴ（ＭＮ８）のドレイン（３２０）に接続され、
    ｔ）前記第９のＮＦＥＴ（ＭＮ９）のゲート（３１０）がＷＬ３（３１０）に接続されることからなる、ソフト・エラーを低減するデュアル・ポート読み取りＳＲＡＭセル。
  3. ソフト・エラーを低減するデュアル・ポート読み取りＳＲＡＭセルの製造方法であって、
    ａ）ゲート（３１４）、ドレイン（３１２）、及び、ソース（ＶＤＤ）を備える第１のＰＦＥＴ（ＭＰ１）を製作するステップと、
    ｂ）ゲート（３１２）、ドレイン（３１４）、及び、ソース（ＶＤＤ）を備える第２のＰＦＥＴ（ＭＰ２）を製作するステップと、
    ｃ）ゲート（３１４）、ドレイン（３１２）、及び、ソース（ＧＮＤ）を備える第１のＮＦＥＴ（ＭＮ１）を製作するステップと、
    ｄ）ゲート（３１２）、ドレイン（３１４）、及び、ソース（ＧＮＤ）を備える第２のＮＦＥＴ（ＭＮ２）を製作するステップと、
    ｅ）ゲート（３０４）、ドレイン（３１２）、及び、ソース（３１６）を備える第３のＮＦＥＴ（ＭＮ３）を製作するステップと、
    ｆ）ゲート（３０６）、ドレイン（３１４）、及び、ソース（３００）を備える第４のＮＦＥＴ（ＭＮ４）を製作するステップと、
    ｇ）ゲート（３０８）、ドレイン（３１８）、及び、ソース（３０２）を備える第５のＮＦＥＴ（ＭＮ５）を製作するステップと、
    ｈ）ゲート（３０６）、ドレイン（３２０）、及び、ソース（３００）を備える第６のＮＦＥＴ（ＭＮ６）を製作するステップと、
    ｉ）ゲート（３１２）、ドレイン（３１８）、及び、ソース（ＧＮＤ）を備える第７のＮＦＥＴ（ＭＮ７）を製作するステップと、
    ｊ）ゲート（３１２）、ドレイン（３２０）、及び、ソース（ＧＮＤ）を備える第８のＮＦＥＴ（ＭＮ８）を製作するステップと、
    ｋ）ゲート（３１０）、ドレイン（３１６）、及び、ソース（ＧＮＤ）を備える第９のＮＦＥＴ（ＭＮ９）を製作するステップ
    とを含み、
    ｌ）前記第１及び第２のＰＦＥＴのソースがＶＤＤに接続され、
    ｍ）前記第１及び第２のＮＦＥＴのソースがＧＮＤに接続され、
    ｎ）前記第１のＰＦＥＴ（ＭＰ１）のドレイン（３１２）、前記第１のＮＦＥＴ（ＭＮ１）のドレイン（３１２）、前記第２のＰＦＥＴ（ＭＰ２）のゲート（３１２）、及び、前記第２のＮＦＥＴ（ＭＮ２）のゲート（３１２）が、前記第３のＮＦＥＴ（ＭＮ３）のドレイン（３１２）、前記第７のＮＦＥＴ（ＭＮ７）のゲート（３１２）、及び、前記第８のＮＦＥＴ（ＭＮ８）のゲート（３１２）に接続され、
    ｏ）前記第２のＰＦＥＴ（ＭＰ２）のドレイン（３１４）、前記第２のＮＦＥＴ（ＭＮ２）のドレイン（３１４）、前記第１のＰＦＥＴ（ＭＰ１）のゲート（３１４）、及び、前記第１のＮＦＥＴ（ＭＮ１）のゲート（３１４）が、前記第４のＮＦＥＴ（ＭＮ４）のドレイン（３１４）に接続され、
    ｐ）前記第３のＮＦＥＴ（ＭＮ３）のゲート（３０４）がＢＬ３（３０４）に接続され、前記第３のＮＦＥＴ（ＭＮ３）のソース（３１６）が前記第９のＮＦＥＴ（ＭＮ９）のドレイン（３１６）に接続され、
    ｑ）前記第４のＮＦＥＴ（ＭＮ４）のゲート（３０６）がＷＬ１（３０６）に接続され、前記第４のＮＦＥＴ（ＭＮ４）のソース（３００）がＢＬ１（３００）に接続され、
    ｒ）前記第５のＮＦＥＴ（ＭＮ５）のゲート（３０８）がＷＬ２（３０８）に接続され、前記第５のＮＦＥＴ（ＭＮ５）のソース（３０２）がＢＬ２（３０２）に接続され、前記第５のＮＦＥＴ（ＭＮ５）のドレイン（３１８）が前記第７のＮＦＥＴ（ＭＮ７）のドレイン（３１８）に接続され、
    ｓ）前記第６のＮＦＥＴ（ＭＮ６）のゲート（３０６）がＷＬ１（３０６）に接続され、前記第６のＮＦＥＴ（ＭＮ６）のソース（３００）がＢＬ１（３００）に接続され、前記第６のＮＦＥＴ（ＭＮ６）のドレイン（３２０）が前記第８のＮＦＥＴ（ＭＮ８）のドレイン（３２０）に接続され、
    ｔ）前記第９のＮＦＥＴ（ＭＮ９）のゲート（３１０）がＷＬ３（３１０）に接続されることからなる、方法。
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