CN113541652A - 一种基于商用工艺的低资源消耗dice触发器设计方法 - Google Patents
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Abstract
一种基于商用工艺的低资源消耗DICE触发器设计方法，在不影响芯片设计流程的情况下，从65nm商用MOS器件SEU发生机理出发，利用多节点电荷共享收集所产生的节点翻转再恢复Recovery效应，对在DICE触发器单元的物理版图层面实现抗SEU的加固设计，实现代价小、资源消耗低、可靠性高的目的。
Description
技术领域
本发明涉及一种基于商用工艺的低资源消耗DICE触发器设计方法，属于CMOS集成电路空间单粒子效应防护领域。
背景技术
在空间辐射环境下，CMOS集成电路易受到单粒子翻转和单粒子瞬态的影响。SET/SEU的产生是当由高能离子入射关态MOS管的漏区，在其路径上会产生电子-空穴对。在电场的作用下，对于NMOS，电子向漏端漂移，对于PMOS，空穴向的漏极漂移，从而产生瞬态脉冲SET，若该SET产生的区域存在反向正反馈电路，且SET的脉冲能量被正反馈回路收集后改变了反馈回路的逻辑状态，便会产生SEU。
DICE锁存器是一种常用的SEU防护措施，它内部有4个电荷存储节点，其中每2个存储节点存储相同的逻辑电平值，当能量粒子入射使其中某个节点的电位发生翻转，其余3个存储节点可通过DICE的双互锁存结构将其电平值恢复。只有相关的两个存储节点同时受到高能粒子的影响时，才能引发整个电路的翻转。因此DICE结构能够有效提高触发器抗单粒子翻转的能力，在0.13um以上工艺尺寸集成电路中，DICE结构所构成的触发器由于其优秀的抗SEU能力被大量使用。然而随着工艺尺寸的减小，电荷共享效应的影响随之增强，为让DICE触发器满足抗SEU指标，需要使存储相同逻辑电平的节点满足安全距离，这些使得在65nm工艺节点上，基于传统的DICE触发器的版图设计方法的面积至少为普通触发器的3倍以上，极大的增加了触发器在ASIC设计中的资源开销。
发明内容
本发明解决的技术问题是：针对目前现有技术中，ASIC设计中，传统的DICE触发器的版图设计面积较大、开销较多的问题，提出了一种基于商用工艺的低资源消耗DICE触发器设计方法。
本发明解决上述技术问题是通过如下技术方案予以实现的：
一种基于商用工艺的低资源消耗DICE触发器设计方法，步骤如下：
(1)对交叉耦合反相器的MOS管物理位置进行调整，降低触发器的锁存器发生Recovery阈值；
(2)提高DICE触发器的翻转阈值以降低SEU发生几率；
(3)对DICE触发器的版图进行加固设计；
(4)确认步骤(3)加固设计后的DICE触发器的版图是否存在DRC错误，并进行电路版图后仿真，确保性能良好。
所述步骤(1)中，对交叉耦合反相器MOS管进行调整的具体方法为，对对交叉耦合反相器的MOS管的漏极距离进行减小，以实现Recovery阈值的降低及Recovery效应发生几率提升。
所述步骤(2)中，提高DICE触发器的翻转阈值具体方法为：
于同一DICE触发器版图结构中，针对存储相同逻辑电平的敏感节点及耦合节点，增加各敏感节点间的距离并减小各耦合节点间的距离以增加DICE触发器的翻转阈值。
所述步骤(3)中，对DICE触发器的加固设计的方法具体为：
将触发器的主锁存器电路与从锁存器电路进行交错布局，并将输入驱动电路、输出驱动电路、时钟驱动电路设置于触发器版图中间位置以增大各对敏感节点间节点距离，并将各耦合节点按照工艺规则贴近摆放，将同一反相器电路中的NMOS管与PMOS管交叉放置。
本发明与现有技术相比的优点在于：
(1)本发明提供的一种基于商用工艺的低资源消耗DICE触发器设计方法，针对SMIC 65nm商用工艺的电荷共享效应机理进行研究，得出了利用电荷共享带来的Recovery效应，使用减小Recovery阈值的方式提高DICE锁存器的翻转阈值的措施，针对性强，解决了DICE触发器设计中为保证安全距离而过多的增加版图面积的问题；
(2)本发明采用主锁存器与从锁存器交错布局与减小Recovery效应阈值的方法相结合，通过合理的版图布局，提高抗SEU的可靠性，不改变DICE触发器电路结构，不额外增加版图面积，实现65nm工艺下的DICE触发器SEU加固，解决了只通冗余电路实现纳米级DICE触发器的SEU加固引发过大面积、功耗等性能开销的问题。
附图说明
图1为发明提供的锁存器电路Recovery效应示意图；
图2为发明提供的交叉耦合PMOS管Recovery效应射剖面图；
图3为发明提供的DICE触发器电路图；
图4为发明提供的触发器电路版图设计示意图；
图5为发明提供的Kr入射致DICE触发器MA节点的仿真输出波形示意图；
图6为发明提供的65nm工艺下普通触发器与DICE触发器版图面积对比图；
图7为发明提供的商用工艺的低资源消耗DICE触发器设计验证流程图；
具体实施方式
为提升使用65nm抗加库开发的ASIC的SEU防护能力，并最大限度的减小面积及性能开销，提出了一种基于商用工艺的低资源消耗DICE触发器设计方法，在不影响芯片设计流程的情况下，从65nm商用MOS器件SEU发生机理出发，利用多节点电荷共享收集所产生的节点翻转再恢复Recovery效应，对在DICE触发器单元的物理版图层面实现抗SEU的加固设计，实现代价小、资源消耗低、可靠性高的目的。
DICE触发器设计方法的具体流程如下：
(1)对交叉耦合反相器的MOS管物理位置进行调整，降低触发器的锁存器发生Recovery阈值；
其中，对交叉耦合反相器MOS管进行调整的具体方法为，对交叉耦合反相器的MOS管的漏极距离进行减小，以实现Recovery阈值的降低及Recovery效应发生几率提升；
(2)提高DICE触发器的翻转阈值以降低SEU发生几率；
其中，提高DICE触发器的翻转阈值具体方法为：
于同一DICE触发器电路结构中，针对存储相同逻辑电平的敏感节点及耦合节点，增加各敏感节点间的距离并减小各耦合节点间的距离以增加DICE触发器的翻转阈值；
(3)对DICE触发器的版图进行加固设计；
其中，对DICE触发器的版图进行加固设计的方法具体为：
将触发器的主锁存器电路与从锁存器电路进行交错布局，并将输入驱动电路、输出驱动电路、时钟驱动电路摆放于触发器电路版图中间位置以增大各对敏感节点间节点距离，并将各耦合节点贴近设置，将同一反相器电路中的NMOS管与PMOS管交叉设置；
(4)确认步骤(3)加固设计后的DICE触发器的版图是否存在DRC错误，并进行电路版图后仿真，确保性能良好。
Recovery效应是MOS管进入纳米级工艺后由多节点电荷共享效应所引起的新型电荷收集机制，其原理如图1所示，当高能离子入射锁存器的关态MOS管P1并发生SEU时，原本处于开态的MOS管P2逻辑状态发生翻转变成关态，这使得翻转后P2管对由高能离子入射所产生电子空穴对敏感而再次发生翻转，从而使锁存器中所存储的数据恢复最初状态的现象。利用Recovery效应，合理的设计DICE触发器的版图布局，可有效提高触发器的抗SEU能力。
DICE触发器发生翻转的条件是触发器发生两个相关节点同时翻转，且未发生Recovery效应，也就是说DICE触发器在一定的LET区间范围内会发生SEU。为了提升65nm工艺DICE触发器的SEU防护效果，本发明通过两条途径解决该问题：降低DICE锁存器发生Recovery阈值，提高Recovery效应的发生几率；提高DICE锁存器的翻转阈值，降低SEU的发生几率。
下面结合具体实施例进行进一步说明：
针对第一条途径，使用减小一对交叉耦合反相器中MOS管漏极距离的方法实现Recovery效应阈值的减小，从而实现DICE锁存器的SEU加固，如图2所示，一对交叉耦合的PMOS管，当高能粒子入射关态PMOS管时产生的电子空穴对，过剩电子的浓度决定寄生PNP管的开关状态，从而决定Recovery效应发生与否，过剩电子浓度随入射点距离的增加而减小，同理，NMOS管也存在这一现象，因此减小DICE锁存器中一对交叉耦合MOS管的漏极的物理距离是降低Recovery效应阈值的有效手段。
针对第二条途径，使用增大存储相同逻辑电平的节点距离的方法实现提高DICE锁存器的LET值，如图3所示，DICE触发器电路结构中，MA与MC、MB与MD、SA与SC、SB与SD存储相同的电荷，当4对存储节点中某一对发生单粒子翻转都会引起触发器翻转，因此为提高DICE触发器的翻转阈值，使每对敏感节点之间保持足够的安全距离是行之有效的方法，但这会带来极大的面积开销。
利用Recovery效应可以有效的减小一对敏感节点所必须的安全距离，这是因为一对敏感节点之间的距离小于翻转阈值所需的安全距离时，触发器会发生翻转，但Recovery效应又使得这对敏感节点中的某个节点恢复正常状态，再结合DICE触发器的双互锁结构，使得触发器逻辑恢复正常状态，即不发生单粒子翻转。基于以上分析，增大MA与MC、MB与MD、SA与SC、SB与SD的距离，同时减小MA与MB、MC与MD、SA与SB、SC与SD的距离，是本发明提高DICE触发器的翻转阈值措施。研究表明，基于Recovery效应，在65nm商用工艺下，一对耦合节点的距离小于1.2um，一对敏感节点距离大于5um，可使得DICE触发器的翻转阈值大于37MeV/mg/cm2。
针对DICE触发器的电路进行加固设计，设计时将主锁存器与从锁存器交错布局，并将触发器中的输入驱动电路、输出驱动电路以及时钟驱动电路放在触发器版图中间以增大一对敏感节点距离，同时将MC与MD、SC与SD、MA与MB、SA与SB在版图布局时贴近摆放，并将同一反向器中的NMOS管与PMOS管的物理位置相交叉。具体版图结构如图4所示。
通过该版图设计方法，任何一对敏感节点的物理距离大于6.2um，一对交叉耦合MOS管的物理距离小于1um，满足上述DICE触发器中相关节点距离要求。如图5所示，使用Kr粒子入射所设计DICE触发器的不同位置得到触发器输出波形扰动，可知此DICE触发器均能有效抑制单粒子引起的反转。
其中，如图5(a)所示，输入数据D为0，粒子打在MA存储节点的PMOS漏端上的仿真波形，如图5(b)所示，输入数据D为1，粒子打在MA存储节点的NMOS漏端上的仿真波形。
传统纳米级DICE触发器使用增大版图面积的方法来避免电荷共享效应引起的触发器发生SEU；而本发明则通过利用电荷共享带来的Recovery效应实现DICE触发器的SEU加固；
传统纳米级DICE触发器利用填充MOS管或填充FILL单元来提高触发器的抗SEU能力；本发明通过合理的版图布局来提升DICE触发器的抗SEU能力，不改变DICE触发器电路结构，不引入填充单元而额外增加版图面积，因此不会引起额外的时序开销，如图6所示，版图面积仅为普通触发器的2倍。
如图7所示，低资源消耗DICE触发器具体设计流程如下：
首先分析SEU的发生机理和DICE结构防护机理；分析65nm工艺下DICE触发器设计中面积资源开销过大的原因，确认是由于随着工艺尺寸的减小电荷共享效应增强，明确设计防护目标。
研究Recovery效应产生机理和对电路产生的效果，通过利用Recovery效应，实现低资源消耗DICE触发器的设计目的，并结合SMIC商用65nm体硅CMOS工艺的工艺，确定降低DICE锁存器发生Recovery阈值，提高Recovery效应的发生几率；提高DICE锁存器的翻转阈值，降低SEU的发生几率的DICE触发器SEU加固方案。
结合TCAD仿真中Recovery效应发生距离和一对敏感节点的安全距离，并兼顾65nm单元库其它单元的版图高度，设计DICE触发器版图，利用所设计的触发器版图与65nm抗加库中其它单元版图拼接确定无DRC错误，对版图做后仿真，确保功能正确性能良好且不影响ASIC正常设计流程。
本发明未详细描述内容为本领域技术人员公知技术。
Claims (4)
1.一种基于商用工艺的低资源消耗DICE触发器设计方法，其特征在于步骤如下：
(1)对交叉耦合反相器的MOS管物理位置进行调整，降低触发器的锁存器发生Recovery阈值；
(2)提高DICE触发器的翻转阈值以降低SEU发生几率；
(3)对DICE触发器的版图进行加固设计；
(4)确认步骤(3)加固设计后的DICE触发器的版图是否存在DRC错误，并进行电路版图后仿真，确保性能良好。
2.根据权利要求1所述的一种基于商用工艺的低资源消耗DICE触发器设计方法，其特征在于：
所述步骤(1)中，对交叉耦合反相器MOS管进行调整的具体方法为，对对交叉耦合反相器的MOS管的漏极距离进行减小，以实现Recovery阈值的降低及Recovery效应发生几率提升。
3.根据权利要求1所述的一种基于商用工艺的低资源消耗DICE触发器设计方法，其特征在于：
所述步骤(2)中，提高DICE触发器的翻转阈值具体方法为：
于同一DICE触发器版图结构中，针对存储相同逻辑电平的敏感节点及耦合节点，增加各敏感节点间的距离并减小各耦合节点间的距离以增加DICE触发器的翻转阈值。
4.根据权利要求1所述的一种基于商用工艺的低资源消耗DICE触发器设计方法，其特征在于：
所述步骤(3)中，对DICE触发器的加固设计的方法具体为：
将触发器的主锁存器电路与从锁存器电路进行交错布局，并将输入驱动电路、输出驱动电路、时钟驱动电路设置于触发器版图中间位置以增大各对敏感节点间节点距离，并将各耦合节点按照工艺规则贴近摆放，将同一反相器电路中的NMOS管与PMOS管交叉放置。
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| GR01 | Patent grant | ||
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