CN108199698A - 一种双时钟抗单粒子锁存器 - Google Patents

一种双时钟抗单粒子锁存器 Download PDF

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李东强
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Abstract

本发明公开了一种双时钟抗单粒子锁存器电路，其具有两路时钟输入信号，由两路完全相同时钟信号分别控制数据逻辑电路以及具有冗余节点的存储结构，可确保发生在单元内部单粒子瞬态事件时，不会发生单粒子翻转事件。对于发生在单元外部芯片时钟网络上的单粒子瞬态事件时，则可在时钟网络上实现一对滤波器驱动多个双时钟抗单粒子锁存器的时钟树结构，可消除来自于单元外时钟网络上单粒子瞬态脉冲。本发明有效降低单元内、外任意时钟节点以及多个时钟节点上产生单粒子瞬态脉冲的概率，且应用本发明锁存器的集成电路，抗单粒子瞬态加固电路(晶体管数量)的引入数量上要远小于传统加固设计，具有功耗低、速度快、面积小的低开销特点。

Description

一种双时钟抗单粒子锁存器
技术领域
本发明涉及一种锁存器单元电路，尤其涉及一种抗单粒子瞬态与抗单粒子翻转的锁存器单元电路，属于抗辐照设计技术领域。
背景技术
高能质子或高能中子撞击原子核产生的辐射以及宇宙射线中的重核粒子都能引起电路状态的改变，如组合逻辑中的瞬变、存储类单元的位翻转等，这种效应是单个粒子作用的结果，通常称为单粒子效应。
抗单粒子加固技术，特别是针对近年来所凸显的单粒子翻转(SEU)、单粒子瞬态(SET)单粒子软错误事件，一直为国内外的研究热点。T.Calin等人在IEEE Transaction onNuclear Science(IEEE核科学汇刊)上发表的“Upset hardened memory design forsubmicro CMOS Technology”(亚微米CMOS工艺中抗翻转加固的存储单元设计)(1996年12月第6期第43卷，第2874-2878页)首次提出了DICE(Dual Interlocked Strorage Cell)结构，该结构采用双互锁的形式，能有效抑制单粒子翻转，同时相对于三模冗余(TMR)技术，加固开销较小，因此到目前为止DICE结构广泛应用于抗单粒子翻转锁存器加固设计。然而对于先进纳米工艺节点，器件翻转的临界电荷降低，伴随着器件间距的缩小，最直接的影响就是单个粒子造成多个相邻节点同时翻转的几率大增。多节点/多位翻转导致许多传统SEU减轻方法的有效性显著降低，使原本就很严重的单粒子效应问题变得更加棘手。事实证明，在微米与亚微米工艺下能有效抑制单粒子翻转的DICE结构在纳米工艺下加固效果急剧下降。N.Gaspard等人在IEEE Transaction on Nuclear Science(IEEE核科学汇刊)上发表的”Technology scaling comparison of fip-flop heavy-ion single event upset crosssections”(重离子辐射环境下触发器翻转截面受工艺缩减的影响比较)(2013年12月第6期第60卷，第4368-4373页)指出纳米工艺下DICE结构触发器加固效果剧降，甚至在高LET值(例如LET＝58MeV·cm2/mg)DICE结构单粒子翻转截面已接近非加固的时序单元单粒子翻转截面数据。
对于先进纳米工艺节点，除了亟待解决的单粒子多节点/多位翻转问题，在纳米级集成电路的辐照试验数据中可明显观测到SET的错误率甚至超过SEU的错误率，成为主要的软错误来源。由于电路翻转的临界电荷Qcrit的降低，SET能无衰减传播的临界电荷Q′crit也在降低，SET可以发生在电路的任意节点，经过组合逻辑传播到时序电路的存储逻辑节点上而造成存储逻辑的错误翻转，因此，锁存器单元电路，当输入端口信号有瞬间扰动时，会传播至存储逻辑的节点上，影响单元电路的输出结果，出现单粒子翻转事件。时钟信号，毋庸置疑，为锁存器单粒子最为敏感的信号，首先其作为全局性信号，遍布在整个集成电路的版图中，一旦重离子、质子、中子空间粒子轰击到时钟网络节点的敏感节点时，引入一个错误的时钟SET脉冲，该SET瞬态脉冲会通过时钟网络传播开，再者，发生在锁存器内部组合逻辑的时钟信号上的SET，最后都会传播至时序单元的存储逻辑节点上，导致采样错误数据，因此，由时钟信号引起的单粒子翻转影响范围极大。目前的一些消除抑制SET脉冲的方法均仅局限某一输入信号抗单粒子能力，例如通过在某输入信号上增加滤波电路，将输入信号上将一定宽度(Δt)以下的瞬态脉冲过滤掉，但是值得注意的是现有技术中，在锁存器单元中所应用的滤波器电路本身容易受到SET损伤，采用滤波器会引入额外的敏感体，当粒子轰击到滤波器输出节点所产生的SET脉冲传播至内部存储电路，引发存储数据的错误翻转，此种方法在单粒子瞬态加固方面虽然避免了由全局性信号(例如时钟信号)单粒子瞬态所引发的多单元单粒子翻转事件，但是由于所引入的额外敏感体，也增加了单个时序单元出现单粒子翻转的概率。此外，输入信号SET加固方式使得时序单元每输入端口的面积会增加一个滤波器的面积，加固所带来面积、功耗开销极大，这些开销对于追求性能(低功耗、高速)的先进工艺节点集成电路是不可忍受的。
发明内容
本发明的技术解决问题是:克服现有技术的不足，提供一种双时钟抗单粒子锁存器，具有面积小、功耗低、抗单粒子瞬态与单粒子翻转效果较好的特点。
本发明的技术解决方案是：一种双时钟抗单粒子锁存器电路，包括：第一时钟缓冲电路、第二时钟缓冲电路、第一数据输入电路和第二数据输入电路和锁存体；其中，第一时钟缓冲电路的输入信号为时钟输入信号CK1，输出信号分别为CK1的同向逻辑信号CKNN1和反向逻辑信号CKN1；第二时钟缓冲电路的输入信号为时钟输入信号CK2，输出信号分别为CK2的同向逻辑信号CKNN2和反向逻辑信号CKN2；第一数据输入电路与第二数据输入电路的输入信号相连接，为数据输入信号D；所述锁存体数据输入端D2与所述第一数据输入电路输出相连接，所述锁存体数据输入端D1与所述第二数据输入电路输出相连接；所述第一数据输入电路由所述第二时钟缓冲电路的输出信号CKNN2和CKN2控制，所述第二数据输入电路由所述第一时钟缓冲电路的输出信号CKNN1和CKN1控制；锁存体由第一时钟缓冲电路的输出信号CKNN1和CKN1和所述第二时钟缓冲电路的输出信号CKNN2和CKN2控制；锁存体输号分别为Q、QN。
上述双时钟抗单粒子锁存器电路中，所述第一时钟缓冲电路包括第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管；其中，第一PMOS管的栅极与第一NMOS管的栅极接一起，作为输入端CK1，第一PMOS管的漏极与第一NMOS管的漏极连接一起，引出输出端CKN1，同时与第二PMOS管的栅极和第二NMOS管的栅极连接，第二PMOS管的漏极和第二NMOS管的漏极接一起，作为输出端CKNN1；第一PMOS管的源极和第二PMOS管的源极均接电源VDD，第一NMOS管的源极和第二NMOS管的源极均接地。
上述双时钟抗单粒子锁存器电路中，所述第二时钟缓冲电路包括第三PMOS管、第三NMOS管、第四PMOS管和第四NMOS管；其中，第三PMOS管的栅极与第三NMOS管的栅极接一起，作为输入端CK2，第三PMOS管的漏极与第三NMOS管的漏极连接一起，引出输出端CKN2，同时与第四PMOS管的栅极和第四NMOS管的栅极连接，第四PMOS管的漏极和第四NMOS管的漏极接一起，作为输出端CKNN2；第三PMOS管的源极和第四PMOS管的源极均接电源VDD，第三NMOS管的源极和第四NMOS管的源极均接地。
上述双时钟抗单粒子锁存器电路中，所述第一数据输入电路包括：第五PMOS管、第六PMOS管、第五NMOS管和第六NMOS管；其中，第五PMOS管、第六PMOS管、第五NMOS管、第六NMOS管依次串联。
上述双时钟抗单粒子锁存器电路中，所述第二数据输入电路包括：第七PMOS管、第八PMOS管、第七NMOS管和第八NMOS管；其中，第七PMOS管、第八PMOS管、第七NMOS管、第八NMOS管依次串联，第五PMOS管的源极和第七PMOS管的源极接电源VDD，第六NMOS管的源极和第八NMOS管的源极接地；第五PMOS管、第六NMOS管、第七PMOS管、第八NMOS管的栅级连接一起，作为输入端D，第六PMOS管的栅极连接第二时钟缓冲电路输出CKNN2，第五NMOS管的栅极连接第二时钟缓冲电路输出CKN2，第六PMOS管的漏极和第五NMOS管的漏极连接在一起，作为第一数据输入电路输出端D2；第八PMOS管的栅极连接第一时钟缓冲电路输出CKNN1，第七NMOS管的栅极连接第一时钟缓冲电路输出CKN1，第八PMOS管的漏极和第七NMOS管的漏极连接在一起，作为第二数据输入电路输出端D1。
上述双时钟抗单粒子锁存器电路中，所述锁存体包括第九PMOS管、第九NMOS管、第十PMOS管、第十一PMOS管、第十NMOS管、第十一NMOS管、第十二PMOS管、第十二NMOS管、第十三PMOS管、第十四PMOS管、第十三NMOS管、第十四NMOS管、第十五PMOS管、第十五NMOS管、第十六PMOS管和第十六NMOS管；其中，第九PMOS管与第九NMOS管漏极相连构成第一存储节点，连接第十PMOS管与第十四NMOS栅级，第十PMOS管、第十一PMOS管、第十NMOS管、第十一NMOS管依次串联构成第二存储节点，第十一PMOS管与第十NMOS管漏极相连后，与第九NMOS管、第十二PMOS管栅极连接，第十二PMOS管与第十二NMOS管漏极相连构成第三存储节点，连接第十三PMOS管与第十一NMOS管栅级，第十三PMOS管、第十四PMOS管、第十三NMOS管、第十四NMOS管依次串联构成第四存储节点，第十四PMOS管与第十三NMOS管漏极相连后，与第十二NMOS管、第九PMOS管栅极连接；第十一PMOS管栅极与第十NMOS管分别接第二时钟缓冲电路时钟输出控制信号CKN2与CKNN2，第十四PMOS管栅极与第十三NMOS管分别接另一组时钟输出控制信号CKN1与CKNN1；第九PMOS管、第十PMOS管、第十二PMOS管、第十三PMOS管源极接VDD，第九NMOS管、第十一NMOS管、第十二NMOS管、第十四NMOS管源极接VSS，第十四PMOS管与第十三NMOS管漏极连接第十五PMOS管与第十五NMOS管的栅极，第十五PMOS管的源极接电源，第十五NMOS管源极接地，第十五PMOS管和第十五NMOS管漏级相连，作为锁存器输出Q；第十二PMOS管与第十二NMOS管漏极连接第十六PMOS管与第十六NMOS管的栅极，第十六PMOS管的源极接电源，第十六NMOS管源极接地，第十六PMOS管和第十六NMOS管漏级相连，作为锁存器输出QN。
上述双时钟抗单粒子锁存器电路中，在版图布局中，将第一时钟缓冲电路的第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管与第二时钟缓冲电路的第三PMOS管、第三NMOS管、第四PMOS管、第四NMOS管进行版图分离；分离距离等于相邻MOS管漏端之间的最小距离L，L大于或等于D，D为具体制造工艺下单个粒子能在电路中造成影响的物理尺寸。
上述双时钟抗单粒子锁存器电路中，将带时钟信号控制的第一数据输入电路与第二数据输入电路，结合主锁存体敏感节点，划分敏感模块，在版图布局中进行敏感模块的版图分离：第一数据输入电路的第五PMOS管、第六PMOS管、第五NMOS管、第六NMOS管、主锁存体中第十PMOS管、第十一PMOS管、第十NMOS管、第十一NMOS管构成第二敏感模块，锁存体中第九PMOS管、第九NMOS管构成第一敏感模块，锁存体中第十二PMOS管、第十二NMOS管构成第三敏感模块，第二数据输入电路的第七PMOS管、第八PMOS管、第七NMOS管、第八NMOS管、锁存体中第十三PMOS管、第十四PMOS管、第十三NMOS管、第十四NMOS管构成第四敏感模块，则第一敏感模块、第二敏感模块、第三敏感模块、第四敏感模块进行版图分离；分离距离等于相邻MOS管漏端之间的最小距离L，L大于或等于D，D为具体制造工艺下单个粒子能在电路中造成影响的物理尺寸。
与现有技术相比，本发明具有如下有益效果：
(1)本发明实现了锁存器单元抗单粒子瞬态与抗单粒子翻转的有效加固。对比传统的滤波加固方法，本发明契合先进工艺节点电路的尺寸小、间距窄、电路翻转的临界电荷Qcrit低的特点，在电路实现时考虑了敏感信号上辐射粒子入射所引起单粒子瞬态脉冲从而引发锁存器单元的单粒子翻转问题，不仅关注单个节点单粒子瞬态问题，而且考虑了先进工艺多节点单粒子瞬态问题，本发明通过双路冗余的设计方式，具备两路时钟输入信号特点，由两路完全相同时钟信号分别控制具有冗余节点的DICE存储结构，单元内部时钟敏感信号双路设计可确保在单粒子轰击时，至少有一路时钟信号工作正常，确保单元内时钟信号所引发的单粒子瞬态脉冲都不会引起锁存器单元出现时钟端的错误数据锁存事件，同时，鉴于集成电路时钟信号的全局性特点，时钟树网络上SET诱发的软错误也不可忽视。对于来自于单元外时钟网络上的SET脉冲，在单元外部结合本发明锁存器将双时钟输入配置滤波器，则可在时钟树网络上实现一对滤波器驱动多个双时钟抗单粒子锁存器的时钟树结构，无需每锁存器单元增加滤波器电路，但也确保滤除来自于单元外时钟网络上单粒子瞬态引发锁存器单粒子翻转事件，使得由时钟信号产生的单粒子瞬态导致锁存器单元发生单粒子翻转事件的概率为零，因此，本发明实现了时钟信号抗单利瞬态的有效加固，对于应用本发明锁存器的集成电路，抗单粒子瞬态加固电路(晶体管数量)的引入数量上要远小于传统加固设计，具有功耗低、速度快、面积小的低开销特点，满足先进工艺节点集成电路需求。
(2)本发明在版图布局中所采用的物理版图空间分离技术，应用在双路冗余设计与DICE锁存体电路中，可确保同逻辑/同存储信号的互不干扰性，单粒子敏感信号通过互不干扰的两路相同信号分别同时输入电路的锁存体中，两路信号分别连接DICE锁存体的两个互锁存储节点，确保单元电路内某路信号由粒子轰击导致出现单粒子瞬态时不会引起DICE的存储结构出现单粒子翻转，同时，也确保由单粒子轰击导致DICE存储结构中出现多节点翻转时不会引起存储数据的错误，可显著提高DICE结构抗单粒子翻转的能力。
(3)应用本发明锁存器设计可构成基本触发器电路，而双路冗余结构可应用于带复位锁存器/触发器单元电路、带置位锁存器/触发器单元电路的敏感信号上，例如置位/复位信号作为异步控制端，一旦出现单粒子瞬态脉冲，触发器会即刻响应，产生错误的置位/复位输出。带复位触发器单元电路/带置位触发器单元电路内部实现将复位/置位信号分成两路，均通过互不干扰的两路相同信号分别同时输入电路的主锁存体以及从锁存体，以及控制开关逻辑电路，确保单元电路内置位/复位信号由粒子轰击导致出现单粒子瞬态时不会出现单粒子翻转，可显著提高锁存器抗单粒子瞬态的能力，有效的保护置位\复位敏感信号。
附图说明
图1为本发明双时钟抗单粒子锁存器单元电路方框图；
图2为本发明双时钟抗单粒子锁存器单元电路图；
图3为本发明双时钟抗单粒子锁存器单元的版图分离电路划分示意图；
图4为本发明外部配置滤波器电路示意图。
具体实施方式
下面结合附图对本发明作进一步描述。
图1为本实施例的双时钟抗单粒子锁存器单元电路方框图。如图1所示，该双时钟抗单粒子锁存器电路包括：第一时钟缓冲电路11、第二时钟缓冲电路12、第一数据输入电路13和第二数据输入电路14和锁存体15。其中，
第一时钟缓冲电路11的输入信号为时钟输入信号CK1，输出信号分别为CK1的同向逻辑信号CKNN1和反向逻辑信号CKN1；第二时钟缓冲电路12的输入信号为时钟输入信号CK2，输出信号分别为CK2的同向逻辑信号CKNN2和反向逻辑信号CKN2；锁存体15数据输入端D2与第一数据输入电路13相连接，锁存体15数据输入端D1与第二数据输入电路14相连接；第一数据输入电路13由第二时钟缓冲电路12的输出信号CKNN2和CKN2控制，第二数据输入电路14由第一时钟缓冲电路11的输出信号CKNN1和CKN1控制；锁存体15由第一时钟缓冲电路11的输出信号CKNN1和CKN1和第二时钟缓冲电路12的输出信号CKNN2和CKN2控制；锁存体15输出信号分别为Q、QN。
图2为本实施例的双时钟抗单粒子锁存器单元电路图。如图2所示，第一时钟缓冲电路11包括第一PMOS管21、第一NMOS管22、第二PMOS管23和第二NMOS管24；其中，第一PMOS管21的栅极与第一NMOS管22的栅极接一起，作为输入端CK1，第一PMOS管21的漏极与第一NMOS管22的漏极连接一起，引出输出端CKN1，同时与第二PMOS管23的栅极和第二NMOS管24的栅极连接，第二PMOS管23的漏极和第二NMOS管24的漏极接一起，作为输出端CKNN1；第一PMOS管21的源极和第二PMOS管23的源极均接电源VDD，第一NMOS管22的源极和第二NMOS管24的源极均接地。
如图2所示，第二时钟缓冲电路12包括第三PMOS管25、第三NMOS管26、第四PMOS管27和第四NMOS管28；其中，第三PMOS管25的栅极与第三NMOS管26的栅极接一起，作为输入端CK2，第三PMOS管25的漏极与第三NMOS管26的漏极连接一起，引出输出端CKN2，同时与第四PMOS管27的栅极和第四NMOS管28的栅极连接，第四PMOS管27的漏极和第四NMOS管28的漏极接一起，作为输出端CKNN2；第三PMOS管25的源极和第四PMOS管27的源极均接电源VDD，第三NMOS管26的源极和第四NMOS管28的源极均接地。
如图2所示，第一数据输入电路13包括：第五PMOS管31、第六PMOS管32、第五NMOS管33和第六NMOS管34；其中，第五PMOS管31、第六PMOS管32、第五NMOS管33、第六NMOS管34依次串联。
如图2所示，第二数据输入电路14包括：第七PMOS管35、第八PMOS管36、第七NMOS管37和第八NMOS管38；其中，第七PMOS管35、第八PMOS管36、第七NMOS管37、第八NMOS管38依次串联，第五PMOS管31的源极和第七PMOS管35的源极接电源VDD，第六NMOS管34的源极和第八NMOS管38的源极接地；第五PMOS管31、第六NMOS管34、第七PMOS管35、第八NMOS管38的栅级连接一起，作为输入端D，第六PMOS管32的栅极连接第二时钟缓冲电路12输出CKNN2，第五NMOS管33的栅极连接第二时钟缓冲电路12输出CKN2，第六PMOS管32的漏极和第五NMOS管33的漏极连接在一起，作为第一数据输入电路输出端D2；第八PMOS管36的栅极连接第一时钟缓冲电路11输出CKNN1，第七NMOS管37的栅极连接第一时钟缓冲电路11输出CKN1，第八PMOS管36的漏极和第七NMOS管37的漏极连接在一起，作为第二数据输入电路12输出端D1。
如图2所示，锁存体15包括第九PMOS管410、第九NMOS管411、第十PMOS管412、第十一PMOS管413、第十NMOS管414、第十一NMOS415、第十二PMOS管416、第十二NMOS管417、第十三PMOS管418、第十四PMOS管419、第十三NMOS管420、第十四NMOS管421、第十五PMOS管61、第十五NMOS管62、第十六PMOS管63和第十六NMOS管64。其中，
第九PMOS管410与第九NMOS管411漏极相连构成第一存储节点，连接第十PMOS管412与第十四NMOS管421栅级，第十PMOS管412、第十一PMOS管413、第十NMOS管414、第十一NMOS415依次串联构成构成第二存储节点，第十一PMOS管413与第十NMOS管414漏极相连后，与第九NMOS管411、第十二PMOS管416栅极连接，第十二PMOS管416与第十二NMOS管417漏极相连构成第三存储节点，连接第十三PMOS管418与第十一NMOS管415栅级，第十三PMOS管418、第十四PMOS管419、第十三NMOS管420、第十四NMOS管421依次串联构成第四存储节点，第十四PMOS管419与第十三NMOS管420漏极相连后，与第十二NMOS管417、第九PMOS管410栅极连接；第十一PMOS管413栅极与第十NMOS管414分别接第二时钟缓冲电路12时钟输出控制信号CKN2与CKNN2，第十四PMOS管419栅极与第十三NMOS管420分别接另一组时钟输出控制信号CKN1与CKNN1；第九PMOS管410、第十PMOS管412、第十二PMOS管416、第十三PMOS管418源极接VDD，第九NMOS管411、第十一NMOS管415、第十二NMOS管417、第十四NMOS管421源极接VSS。第十四PMOS管419与第十三NMOS管420漏极连接第十五PMOS管61与第十五NMOS管62的栅极，第十五PMOS管61的源极接电源，第十五NMOS管62源极接地，第十五PMOS管61和第十五NMOS管62漏级相连，作为锁存器输出Q；第十二PMOS管416与第十二NMOS管417漏极连接第十六PMOS管63与第十六NMOS管64的栅极，第十六PMOS管63的源极接电源，第十六NMOS管64源极接地，第十六PMOS管63和第十六NMOS管64漏级相连，作为锁存器输出QN。
图3为本实施的双时钟抗单粒子锁存器单元的版图分离电路划分示意图。如图3所示，在版图布局中，将第一时钟缓冲电路11的第一PMOS管21、第一NMOS管22、第二PMOS管23、第二NMOS管24与第二时钟缓冲电路12的第三PMOS管25、第三NMOS管26、第四PMOS管27、第四NMOS管28进行版图分离。
将带时钟信号控制的第一数据输入电路13与第二数据输入电路14，结合主锁存体15敏感节点，划分敏感模块，在版图布局中进行敏感模块的版图分离：第一数据输入电路13的第五PMOS管31、第六PMOS管32、第五NMOS管33、第六NMOS管34、主锁存体15中第十PMOS管412、第十一PMOS管413、第十NMOS管414、第十一NMOS管415构成第二敏感模块84，锁存体15中第九PMOS管410、第九NMOS管411构成第一敏感模块83，锁存体15中第十二PMOS管416、第十二NMOS管417构成第三敏感模块85，第二数据输入电路14的第七PMOS管35、第八PMOS管36、第七NMOS管37、第八NMOS管38、锁存体15中第十三PMOS管418、第十四PMOS管419、第十三NMOS管420、第十四NMOS管421构成第四敏感模块(86)，则第一敏感模块83、第二敏感模块84、第三敏感模块85、第四敏感模块86进行版图分离；分离距离等于相邻MOS管漏端之间的最小距离L，L大于或等于D，D为具体制造工艺下单个粒子能在电路中造成影响的物理尺寸。
本实施例的双输入抗单粒子锁存器的工作过程如下：
以图1所示的双时钟抗单粒子锁存器单元电路方框图为例来说明本发明的具体应用。假设时钟输入CK1、CK2为0，时钟信号受空间粒子轰击后有以下可能产生单粒子瞬态脉冲的事件：1、当CK1时钟输入信号所连接的第一时钟缓冲电路11的第一NMOS管22或者第二PMOS管23漏端受到辐射粒子的轰击时会产生单粒子瞬态脉冲；2、当CK2时钟输入信号所连接的第二时钟缓冲电路的第三NMOS管26或者第四PMOS管27漏端受到辐射粒子的轰击时会产生单粒子瞬态脉冲；3、来自于锁存器单元外时钟树网络上单粒子瞬态脉冲传播至单元输入端CK1与CK2信号上；上述的事件1与事件2都发生在锁存器单元内部，且由于CK1或者CK2的两路逻辑，无论是控制组合逻辑电路，如数据输入电路，还是锁存体内控制信号，均为互不干扰的两路信号设计，在物理版图布局中根据抗单粒子加固电路中敏感节点的分离要求完成了敏感节点物理分离，因此，当辐射粒子入射轰击到两路逻辑中的敏感节点时，至多仅有一路时钟逻辑输出CKNN1/CKN1或者CKNN2/CKN2会出现单粒子瞬态脉冲，另一路仍为正常的时钟信号0，因此当一路CKNN1/CKN1或者CKNN2/CKN2所出现的单粒子瞬态脉冲传播至锁存体中，而另一路的正常时钟信号则0确保了锁存器单元存储结构不会出现锁存错误数据的事件，从而保证了锁存器单元数据的正确性。事件3为来自于单元外时钟网络上的SET脉冲，本发明锁存器具有双时钟输入特点，可在单元外部结合本发明锁存器将双时钟输入配置滤波器，如图4本实施例的外部配置滤波器电路示意图所示，可在时钟树网络上实现一对滤波器驱动多个双时钟抗单粒子锁存器的时钟树结构，无需每锁存器单元增加滤波器电路，首先滤波器可消除发生于输入信号上的脉冲宽度小于滤波器内部设定的延迟时间的单粒子瞬态脉冲，此外两个滤波器的配置，也可消除两路CK1、CK2都出现单粒子瞬态的事件，同上，仅有一个时钟信号的单粒子瞬态无法改变锁存器的锁存数据，确保阻断来自于单元外时钟网络上单粒子瞬态引发锁存器单粒子翻转事件，使得由时钟信号产生的单粒子瞬态导致锁存器单元发生单粒子翻转事件的概率为零；
本实施例实现了锁存器单元抗单粒子瞬态与抗单粒子翻转的有效加固。不仅考虑了辐射粒子所引起单个节点单粒子瞬态问题，而且契合先进工艺节点电路的尺寸小、间距窄、电路翻转的临界电荷Qcrit低的特点，在电路实现时考虑了多个节点出现单粒子瞬态脉冲从而引发时序单元的单粒子翻转问题，对锁存器的组合控制逻辑上进行了敏感路径的物理隔离，而且对于锁存体，也将锁存体的敏感节点在版图上进行空间分离，解决多节点单粒子翻转问题，大幅提高了DICE存储体的抗单粒子翻转能力。
本说明书中未作详细描述的内容属本领域专业技术人员的公知技术。

Claims (8)

1.一种双时钟抗单粒子锁存器电路，其特征在于包括：第一时钟缓冲电路(11)、第二时钟缓冲电路(12)、第一数据输入电路(13)和第二数据输入电路(14)和锁存体(15)；其中，
第一时钟缓冲电路(11)的输入信号为时钟输入信号CK1，输出信号分别为CK1的同向逻辑信号CKNN1和反向逻辑信号CKN1；
第二时钟缓冲电路(12)的输入信号为时钟输入信号CK2，输出信号分别为CK2的同向逻辑信号CKNN2和反向逻辑信号CKN2；
第一数据输入电路(13)与第二数据输入电路(14)的输入信号相连接，为数据输入信号D；
所述锁存体(15)数据输入端D2与所述第一数据输入电路(13)输出相连接，所述锁存体(15)数据输入端D1与所述第二数据输入电路(14)输出相连接；
所述第一数据输入电路(13)由所述第二时钟缓冲电路(12)的输出信号CKNN2和CKN2控制，所述第二数据输入电路(14)由所述第一时钟缓冲电路(11)的输出信号CKNN1和CKN1控制；
锁存体(15)由第一时钟缓冲电路(11)的输出信号CKNN1和CKN1和所述第二时钟缓冲电路(12)的输出信号CKNN2和CKN2控制；锁存体(15)输出信号分别为Q、QN。
2.根据权利要求1所述的双时钟抗单粒子锁存器电路，其特征在于：所述第一时钟缓冲电路(11)包括第一PMOS管(21)、第一NMOS管(22)、第二PMOS管(23)和第二NMOS管(24)；其中，第一PMOS管(21)的栅极与第一NMOS管(22)的栅极接一起，作为输入端CK1，第一PMOS管(21)的漏极与第一NMOS管(22)的漏极连接一起，引出输出端CKN1，同时与第二PMOS管(23)的栅极和第二NMOS管(24)的栅极连接，第二PMOS管(23)的漏极和第二NMOS管(24)的漏极接一起，作为输出端CKNN1；第一PMOS管(21)的源极和第二PMOS管(23)的源极均接电源VDD，第一NMOS管(22)的源极和第二NMOS管(24)的源极均接地。
3.根据权利要求1所述的双时钟抗单粒子锁存器电路，其特征在于：所述第二时钟缓冲电路(12)包括第三PMOS管(25)、第三NMOS管(26)、第四PMOS管(27)和第四NMOS管(28)；其中，第三PMOS管(25)的栅极与第三NMOS管(26)的栅极接一起，作为输入端CK2，第三PMOS管(25)的漏极与第三NMOS管(26)的漏极连接一起，引出输出端CKN2，同时与第四PMOS管(27)的栅极和第四NMOS管(28)的栅极连接，第四PMOS管(27)的漏极和第四NMOS管(28)的漏极接一起，作为输出端CKNN2；第三PMOS管(25)的源极和第四PMOS管(27)的源极均接电源VDD，第三NMOS管(26)的源极和第四NMOS管(28)的源极均接地。
4.根据权利要求1所述的一种双时钟抗单粒子锁存器电路，其特征在于：所述第一数据输入电路(13)包括：第五PMOS管(31)、第六PMOS管(32)、第五NMOS管(33)和第六NMOS管(34)；其中，第五PMOS管(31)、第六PMOS管(32)、第五NMOS管(33)、第六NMOS管(34)依次串联。
5.根据权利要求4所述的双时钟抗单粒子锁存器电路，其特征在于：所述第二数据输入电路(14)包括：第七PMOS管(35)、第八PMOS管(36)、第七NMOS管(37)和第八NMOS管(38)；其中，第七PMOS管(35)、第八PMOS管(36)、第七NMOS管(37)、第八NMOS管(38)依次串联，第五PMOS管(31)的源极和第七PMOS管(35)的源极接电源VDD，第六NMOS管(34)的源极和第八NMOS管(38)的源极接地；第五PMOS管(31)、第六NMOS管(34)、第七PMOS管(35)、第八NMOS管(38)的栅级连接一起，作为输入端D，第六PMOS管(32)的栅极连接第二时钟缓冲电路(12)输出CKNN2，第五NMOS管(33)的栅极连接第二时钟缓冲电路(12)输出CKN2，第六PMOS管(32)的漏极和第五NMOS管(33)的漏极连接在一起，作为第一数据输入电路输出端D2；第八PMOS管(36)的栅极连接第一时钟缓冲电路(11)输出CKNN1，第七NMOS管(37)的栅极连接第一时钟缓冲电路(11)输出CKN1，第八PMOS管(36)的漏极和第七NMOS管(37)的漏极连接在一起，作为第二数据输入电路(12)输出端D1。
6.根据权利要求1所述的双时钟抗单粒子锁存器，其特征在于：所述锁存体(15)包括第九PMOS管(410)、第九NMOS管(411)、第十PMOS管(412)、第十一PMOS管(413)、第十NMOS管(414)、第十一NMOS管(415)、第十二PMOS管(416)、第十二NMOS管(417)、第十三PMOS管(418)、第十四PMOS管(419)、第十三NMOS管(420)、第十四NMOS管(421)、第十五PMOS管(61)、第十五NMOS管(62)、第十六PMOS管(63)和第十六NMOS管(64)；其中，
第九PMOS管(410)与第九NMOS管(411)漏极相连构成第一存储节点，连接第十PMOS管(412)与第十四NMOS(421)栅级，第十PMOS管(412)、第十一PMOS管(413)、第十NMOS管(414)、第十一NMOS管(415)依次串联构成第二存储节点，第十一PMOS管(413)与第十NMOS管(414)漏极相连后，与第九NMOS管(411)、第十二PMOS管(416)栅极连接，第十二PMOS管(416)与第十二NMOS管(417)漏极相连构成第三存储节点，连接第十三PMOS管(418)与第十一NMOS管(415)栅级，第十三PMOS管(418)、第十四PMOS管(419)、第十三NMOS管(420)、第十四NMOS管(421)依次串联构成第四存储节点，第十四PMOS管(419)与第十三NMOS管(420)漏极相连后，与第十二NMOS管(417)、第九PMOS管(410)栅极连接；第十一PMOS管(413)栅极与第十NMOS管(414)分别接第二时钟缓冲电路(12)时钟输出控制信号CKN2与CKNN2，第十四PMOS管(419)栅极与第十三NMOS管(420)分别接另一组时钟输出控制信号CKN1与CKNN1；第九PMOS管(410)、第十PMOS管(412)、第十二PMOS管(416)、第十三PMOS管(418)源极接VDD，第九NMOS管(411)、第十一NMOS管(415)、第十二NMOS管(417)、第十四NMOS管(421)源极接VSS，第十四PMOS管(419)与第十三NMOS管(420)漏极连接第十五PMOS管(61)与第十五NMOS管(62)的栅极，第十五PMOS管(61)的源极接电源，第十五NMOS管(62)源极接地，第十五PMOS管(61)和第十五NMOS管(62)漏级相连，作为锁存器输出Q；第十二PMOS管(416)与第十二NMOS管(417)漏极连接第十六PMOS管(63)与第十六NMOS管(64)的栅极，第十六PMOS管(63)的源极接电源，第十六NMOS管(64)源极接地，第十六PMOS管(63)和第十六NMOS管(64)漏级相连，作为锁存器输出QN。
7.根据权利要求1所述的双时钟抗单粒子锁存器，其特征在于：在版图布局中，将第一时钟缓冲电路(11)的第一PMOS管(21)、第一NMOS管(22)、第二PMOS管(23)、第二NMOS管(24)与第二时钟缓冲电路(12)的第三PMOS管(25)、第三NMOS管(26)、第四PMOS管(27)、第四NMOS管(28)进行版图分离；分离距离等于相邻MOS管漏端之间的最小距离L，L大于或等于D，D为具体制造工艺下单个粒子能在电路中造成影响的物理尺寸。
8.根据权利要求7所述的双时钟抗单粒子锁存器，其特征在于：将带时钟信号控制的第一数据输入电路(13)与第二数据输入电路(14)，结合主锁存体(15)敏感节点，划分敏感模块，在版图布局中进行敏感模块的版图分离：第一数据输入电路(13)的第五PMOS管(31)、第六PMOS管(32)、第五NMOS管(33)、第六NMOS管(34)、主锁存体(15)中第十PMOS管(412)、第十一PMOS管(413)、第十NMOS管(414)、第十一NMOS管(415)构成第二敏感模块(84)，锁存体(15)中第九PMOS管(410)、第九NMOS管(411)构成第一敏感模块(83)，锁存体(15)中第十二PMOS管(416)、第十二NMOS管(417)构成第三敏感模块(85)，第二数据输入电路(14)的第七PMOS管(35)、第八PMOS管(36)、第七NMOS管(37)、第八NMOS管(38)、锁存体(15)中第十三PMOS管(418)、第十四PMOS管(419)、第十三NMOS管(420)、第十四NMOS管(421)构成第四敏感模块(86)，则第一敏感模块(83)、第二敏感模块(84)、第三敏感模块(85)、第四敏感模块(86)进行版图分离；分离距离等于相邻MOS管漏端之间的最小距离L，L大于或等于D，D为具体制造工艺下单个粒子能在电路中造成影响的物理尺寸。
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