CN112234954A - 一种节点反馈的单粒子翻转加固触发器电路结构 - Google Patents

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Abstract

本发明一种节点反馈的单粒子翻转加固触发器电路结构，包括：第一反相器电路、延时电路、C单元结构、第一时钟控制输入电路、第二时钟控制输入电路、第三时钟控制输入电路、第四时钟控制输入电路、主锁存器电路、从锁存器电路、第二反相器电路、第三反相器电路、第四反相器电路和第五反相器电路。反相器电路用于反相输入数据信号D、产生时钟信号CLKN、CLKNN以及输出Q；延时电路用于延时瞬态脉冲；C单元结构用于滤波；时钟控制输入结构用于控制信号在主从锁存器中的传播；主从锁存器电路用于保证电路在受到单粒子辐射时信号保持正确的状态。本发明设计的电路结构，针对单粒子翻转，加固效果好，敏感节点划分容易，版图布局易实现。

Description

一种节点反馈的单粒子翻转加固触发器电路结构
技术领域
本发明涉及一种节点反馈的单粒子翻转加固触发器电路结构，尤其涉及一种由内部节点反馈实现加固的锁存器结构。
背景技术
单粒子翻转(Single Event Upset，SEU)是指应用在在空间环境中的集成电路受到高能粒子的轰击，其中的时序单元如触发器等出现存储的数据错误的现象。单粒子翻转产生的错误数据可能导致错误的指令并引发控制系统和存储系统产生功能错误，严重影响航天系统的正常运行。
单粒子翻转主要出现在时序逻辑电路中，当高能粒子轰击到时序逻辑电路的敏感节点中，带电粒子与半导体材料相互作用，产生电子空穴对，这些载流子在浓度梯度以及电场的作用下进行运动，在敏感节点处进行积累，当达到一定的程度，会改变敏感节点处的电平，造成翻转。
触发器等时序单元是集成电路的最基本单元，其本身的抗辐射性能十分关键。常用的设计方法有三模冗余(Triple Modular Redundancy，TMR)和双互锁结构(DualInterlocked Storage Cell，DICE)。TMR技术由复制完全一样的三个存储器单元以及一个表决器电路组成。当其中一触发器发生SEU时，其将输出错误的结果，但另外两个触发器输出的为正确结果，经表决器表决后，输出的结果仍为正确结果。但是其面积开销过大，从而致使其延迟提高，功耗损失变大。DICE技术利用其内部结构相互锁定，通过未受到干扰的节点来恢复发生软错误的节点的原理实现单粒子翻转加固，但其内部的节点均是敏感节点，同时其敏感节点和NMOS和PMOS的有源区都相连，因此此敏感节点存在被上拉或者下拉的情况，版图进行敏感节点隔离时较困难或者需要增大面积。
发明内容
本发明的技术解决问题是：克服现有技术的不足，提供一种节点反馈的单粒子翻转加固触发器电路结构，实现单粒子翻转加固，同时敏感节点划分容易，版图布局易实现。
本发明的技术解决方案是：
一种节点反馈的单粒子翻转加固触发器电路结构，包括：第一反相器电路、延时电路、C单元结构、第一时钟控制输入电路、第二时钟控制输入电路、第三时钟控制输入电路、第四时钟控制输入电路、主锁存器电路、从锁存器电路、第二反相器电路、第三反相器电路、第四反相器电路和第五反相器电路；
第一反相器电路的输入端用于接收外部输入信号D，第一反相器电路的输出端连接延时电路的输入端和C单元结构的输入端INPUT1；
延时电路的输出端连接C单元结构的输入端INPUT2；
C单元结构的输出端连接第一时钟控制输入电路的输入端INPUT2和第二时钟控制输入电路的输入端INPUT2；
第一时钟控制输入电路的输入端INPUT1和第二时钟控制输入电路的输入端INPUT1连接第五反相器电路的输出端；第一时钟控制输入电路的输入端INPUT3和第二时钟控制输入电路的输入端INPUT3连接第四反相器电路的输出端；
第一时钟控制输入电路的输出端连接主锁存器电路的输入端INPUT1，第二时钟控制输入电路的输出端连接主锁存器电路的输入端INPUT2；
主锁存器电路输出端OUTPUT连接第三时钟控制输入电路的输入端INPUT2和第四时钟控制输入电路的输入端INPUT2；
第三时钟控制输入电路的输入端INPUT1和第四时钟控制输入电路的输入端INPUT1连接第四反相器电路的输出端；第三时钟控制输入电路的输入端INPUT3和第四时钟控制输入电路的输入端INPUT3连接第五反相器电路的输出端；
第三时钟控制输入电路的输出端连接从锁存器电路的输入端INPUT1，第四时钟控制输入电路的输出端连接从锁存器电路的输入端INPUT2；
从锁存器电路的输出端连接第二反相器电路的输入端，第二反相器电路的输出端连接第三反相器电路的输入端；第三反相器电路的输出端向外部输出信号Q；
第四反相器电路的输入端用于接收外部发送的时钟信号CLK，第四反相器电路输出时钟信号CLK的反相信号CLKN，CLKN作为第五反相器电路的输入信号；第五反相器电路的输出为CLKN的反相信号CLKNN。
主锁存器电路和从锁存器电路除输入信号和输出信号不同外，主锁存器电路和从锁存器电路内部的电路结构完全一致。
主锁存器电路包括：第一PMOS管、第二PMOS管、第三NMOS管、第四NMOS管、第五PMOS管、第六PMOS管、第七NMOS管、第八NMOS管、第九PMOS管、第十PMOS管、第十一NMOS管、第十二NMOS管、第十三PMOS管、第十四PMOS管、第十五NMOS管、第十六NMOS管和第十七NMOS管；
第一PMOS管的源极和第二PMOS管的栅极接地VSS；第十三PMOS管的漏极和第十四PMOS管的栅极接地VSS；第三NMOS管的栅极和第四NMOS管的源极接供电电源VDD；第十五NMOS管的栅极和第十六NMOS管的漏极接供电电源VDD；
第五PMOS管的栅极和第六PMOS管的栅极相连；第五PMOS管的源极接供电电源VDD；第五PMOS管的漏极连接第六PMOS管的源极和第一PMOS管的漏极；第六PMOS管的漏极连接第七NMOS管的漏极和第三NMOS管的漏极；第七NMOS管的栅极和第八NMOS管的栅极相连；第七NMOS管的源极连接第八NMOS管的漏极和第四NMOS管的漏极；第八NMOS管的源极接地GND处理；
第九PMOS管的栅极连接第十PMOS管的栅极和第六PMOS管的源极；第九PMOS管的源极接供电电源VDD；第九PMOS管的漏极连接第十PMOS管的源极和第五PMOS管的栅极；第九PMOS管的栅极作为输入端INPUT1连接第一时钟控制输入电路的输出端；
第十PMOS管的漏极和第十一NMOS管的漏极接一起；第十一NMOS管的栅极连接第十二NMOS管的栅极和第七NMOS管的源极；第十一NMOS管的源极连接第十二NMOS管的漏极和第七NMOS管的栅极；第十二NMOS管的源极接地GND处理；第十二NMOS管的栅极作为输入端INPUT2连接第二时钟控制输入电路的输出端；
第二PMOS管的漏极接第三NMOS管的漏极；第三NMOS管的源级连接第四NMOS管的栅极；
第十三PMOS管的源极连接第九PMOS管的漏极；第十三PMOS管的栅极连接第十四PMOS管的源极，第十四PMOS管的漏极连接第十PMOS管的漏极和第十五NMOS管的漏极；
第十六NMOS管的栅极连接第十五NMOS管的源级，第十六NMOS管的源极接第十二NMOS管的漏极；
第十七NMOS管的栅极连接第十一NMOS管的栅极，第十七NMOS管的漏极接第十PMOS管的漏极，第十七NMOS管的源极接地GND处理；第十七NMOS管的漏极作为输出端OUTPUT连接第三时钟控制输入电路的输入端INPUT2和第四时钟控制输入电路的输入端INPUT2。
综上所述，本发明的有益效果是：
1)本发明提供的一种节点反馈的单粒子翻转加固触发器结构，基于反馈实现内部节点的单粒子翻转加固。
2)本发明提供的电路结构，内部三分之一的节点只能被上拉或下拉，不同于其他结构内部节点均可被上拉和下拉，降低了单粒子的翻转概率，使得版图布局时敏感节点布局简单，版图易实现。
附图说明
图1为本发明的电路结构原理图；
图2为本发明的电路结构中延时电路的结构图；
图3为本发明的电路结构中C单元结构图；
图4为本发明实现的滤波原理；
图5为本发明的电路结构中时钟控制输入的结构图；
图6为本发明的电路结构中主从锁存器电路的结构图；
图7为本发明的主从锁存器内部节点的版图布局示意图。
具体实施方式
本说明书中公开的所有特征，或公开的所有方法或过程中的步骤除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。
本说明书中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。
本发明利用由延时电路102、C单元结构103构成的滤波电路；利用第一时钟控制输入电路104、第二时钟控制输入电路105、第三时钟控制输入电路107、第四时钟控制输入电路108；利用设计的主锁存器电路106、从锁存器电路109实现电路内部存储节点的单粒子翻转加固。
如图1所示，本发明一种节点反馈的单粒子翻转加固触发器电路结构，包括：第一反相器电路101、延时电路102、C单元结构103、第一时钟控制输入电路104、第二时钟控制输入电路105、第三时钟控制输入电路107、第四时钟控制输入电路108、主锁存器电路106、从锁存器电路109、第二反相器电路110、第三反相器电路111、第四反相器电路112和第五反相器电路113；触发器的主体电路-锁存器内部设计的节点反馈结构实现加固，同时其内部的三分之一的节点只能被上拉或者下拉。
第一反相器电路101的输入端用于接收外部输入信号D，第一反相器电路101的输出端连接延时电路102的输入端和C单元结构103的输入端INPUT1；
延时电路102的输出端连接C单元结构103的输入端INPUT2；
C单元结构103的输出端连接第一时钟控制输入电路104的输入端INPUT2和第二时钟控制输入电路105的输入端INPUT2；
第一时钟控制输入电路104的输入端INPUT1和第二时钟控制输入电路105的输入端INPUT1连接第五反相器电路113的输出端；第一时钟控制输入电路104的输入端INPUT3和第二时钟控制输入电路105的输入端INPUT3连接第四反相器电路112的输出端；
第一时钟控制输入电路104的输出端连接主锁存器电路106的输入端INPUT1，第二时钟控制输入电路105的输出端连接主锁存器电路106的输入端INPUT2；
主锁存器电路106输出端OUTPUT连接第三时钟控制输入电路107的输入端INPUT2和第四时钟控制输入电路108的输入端INPUT2；
第三时钟控制输入电路107的输入端INPUT1和第四时钟控制输入电路108的输入端INPUT1连接第四反相器电路112的输出端；第三时钟控制输入电路107的输入端INPUT3和第四时钟控制输入电路108的输入端INPUT3连接第五反相器电路113的输出端；
第三时钟控制输入电路107的输出端连接从锁存器电路109的输入端INPUT1，第四时钟控制输入电路108的输出端连接从锁存器电路109的输入端INPUT2；
从锁存器电路109的输出端连接第二反相器电路110的输入端，第二反相器电路110的输出端连接第三反相器电路111的输入端；第三反相器电路111的输出端向外部输出信号Q；
第四反相器电路112的输入端用于接收外部发送的时钟信号CLK，第四反相器电路112输出时钟信号CLK的反相信号CLKN，CLKN作为第五反相器电路113的输入信号；第五反相器电路113的输出为CLKN的反相信号CLKNN。
主锁存器电路106和从锁存器电路109除输入信号和输出信号不同外，主锁存器电路106和从锁存器电路109内部的电路结构完全一致。
主锁存器电路106包括：第一PMOS管601、第二PMOS管602、第三NMOS管603、第四NMOS管604、第五PMOS管605、第六PMOS管606、第七NMOS管607、第八NMOS管608、第九PMOS管609、第十PMOS管610、第十一NMOS管611、第十二NMOS管612、第十三PMOS管613、第十四PMOS管614、第十五NMOS管615、第十六NMOS管616和第十七NMOS管617；
第一PMOS管601、第二PMOS管602、第十三PMOS管613、第十四PMOS管614以及第三NMOS管603、第四NMOS管604、第十五NMOS管615、第十六NMOS管616和第十七NMOS管617构成锁存器电路中的反馈结构。
第一PMOS管601的源极和第二PMOS管602的栅极接地VSS；第十三PMOS管613的漏极和第十四PMOS管614的栅极接地VSS；第三NMOS管603的栅极和第四NMOS管604的源极接供电电源VDD；第十五NMOS管615的栅极和第十六NMOS管616的漏极接供电电源VDD；
第五PMOS管605的栅极和第六PMOS管606的栅极相连；第五PMOS管605的源极接供电电源VDD；第五PMOS管605的漏极连接第六PMOS管606的源极和第一PMOS管601的漏极；第六PMOS管606的漏极连接第七NMOS管607的漏极和第三NMOS管603的漏极；第七NMOS管607的栅极和第八NMOS管608的栅极相连；第七NMOS管607的源极连接第八NMOS管608的漏极和第四NMOS管604的漏极；第八NMOS管608的源极接地GND处理；
第九PMOS管609的栅极连接第十PMOS管610的栅极和第六PMOS管606的源极；第九PMOS管609的源极接供电电源VDD；第九PMOS管609的漏极连接第十PMOS管610的源极和第五PMOS管605的栅极；第九PMOS管609的栅极作为输入端INPUT1连接第一时钟控制输入电路104的输出端；
第十PMOS管610的漏极和第十一NMOS管611的漏极接一起；第十一NMOS管611的栅极连接第十二NMOS管612的栅极和第七NMOS管607的源极；第十一NMOS管611的源极连接第十二NMOS管612的漏极和第七NMOS管607的栅极；第十二NMOS管612的源极接地GND处理；第十二NMOS管612的栅极作为输入端INPUT2连接第二时钟控制输入电路105的输出端；
第二PMOS管602的漏极接第三NMOS管603的漏极；第三NMOS管603的源级连接第四NMOS管604的栅极；
第十三PMOS管613的源极连接第九PMOS管609的漏极；第十三PMOS管613的栅极连接第十四PMOS管614的源极，第十四PMOS管614的漏极连接第十PMOS管610的漏极和第十五NMOS管615的漏极；
第十六NMOS管616的栅极连接第十五NMOS管615的源级，第十六NMOS管616的源极接第十二NMOS管612的漏极；
第十七NMOS管617的栅极连接第十一NMOS管611的栅极，第十七NMOS管617的漏极接第十PMOS管610的漏极，第十七NMOS管617的源极接地GND处理；第十七NMOS管617的漏极作为输出端OUTPUT连接第三时钟控制输入电路107的输入端INPUT2和第四时钟控制输入电路108的输入端INPUT2。
第一PMOS管601的漏极、第五PMOS管605的漏极、第六PMOS管606的源极、第九PMOS管609的栅极、第十PMOS管610的栅极、第五○二PMOS管502的漏极、第五○三NMOS管503的漏极相互连接，构成主锁存器电路106的内部节点N1；第一PMOS管601的漏极、第五PMOS管605的漏极、第六PMOS管606的源极、第九PMOS管609的栅极、第十第十PMOS管610的栅极、第五一○PMOS管510的漏极、第五一一NMOS管511的漏极相互连接，构成从锁存器电路109内部节点N1；第二PMOS管602的漏极、第三NMOS管603的漏极、第六PMOS管606的漏极、第七NMOS管607的漏极相互连接，构成主锁存器电路106、从锁存器电路109的内部节点N2；第四NMOS管604的漏极、第七NMOS管607的源极、第八NMOS管608的漏极、第十一NMOS管611的栅极、第十二NMOS管612的栅极、第十七NMOS管617的栅极、第五○六PMOS管506的漏极以及第五○七NMOS管507的漏极相互连接，构成主锁存器电路106的内部节点N3；第四NMOS管604的漏极、第七NMOS管607的源极、第八NMOS管608的漏极、第十一NMOS管611的栅极、第十二NMOS管612的栅极、第十七NMOS管617的栅极、第五一四PMOS管514的漏极以及第五一五NMOS管515的漏极相互连接，构成从锁存器电路109的内部节点N3；第十三PMOS管613的源极、第九PMOS管609的漏极、第十PMOS管610的源极、第五PMOS管605的栅极、第六PMOS管606的栅极相互连接，构成主锁存器电路106、从锁存器电路109的内部节点N4；第十PMOS管610的漏极、第十一NMOS管611的漏极、第十四PMOS管614的漏极、第十五NMOS管615的漏极、第十七NMOS管617的漏极相互连接，构成主锁存器电路106、从锁存器电路109的内部节点N5；第十六NMOS管616的源极、第十一NMOS管611的源极、第十二NMOS管612的漏极、第七NMOS管607的栅极、第八NMOS管608的栅极相互连接，构成主锁存器电路106、从锁存器电路109的内部节点N6。
N4节点只连接PMOS的有源区，N4节点在受到高能粒子轰击时，只可能被上拉；N6节点只连接NMOS的有源区，N6节点在受到高能粒子轰击时，只可能被下拉。
下面结合附图和实施例对本发明的一种节点反馈的单粒子翻转加固触发器电路结构作进一步说明。
图1所示为本发明实例提供的一种节点反馈的单粒子翻转加固触发器电路结构示意图。包括反相器电路、延时电路、C单元结构、时钟控制输入结构以及节点反馈的主从锁存器电路。
图2所示为延时电路102的电路实现形式。由反相器实现，主要的目的是将触发器的输入信号D经过第一反相器电路101后的信号经过一定的延迟再输入到C单元结构103中。这个延时的时间大于瞬时脉冲的宽度即可，通过调整晶体管的尺寸以及级数可以方便实现针对不同工艺下辐射特征的滤波设计。
图3所示为C单元结构103，其INPUT1接第一反相器电路101的输出，INPUT2接延时电路102的输出。因此，INPUT1和INPUT2存在一定的延时，而C单元结构103的传输特性会使得出现的瞬时脉冲会被滤除。
图4所示为延时电路102和C单元结构103构成的滤波电路的滤波原理。
图5所示的是本发明电路结构中第一时钟控制输入电路104、第二时钟控制输入电路105、第三时钟控制输入电路107、第四时钟控制输入电路108的电路实现形式。共有三个输入，其中第一时钟控制输入电路104、第二时钟控制输入电路105的INPUT1、INPUT3分别接CLKNN和CLKN，INPUT2接C单元结构103的输出。当C单元结构103的输出传播到第一时钟控制输入电路104、第二时钟控制输入电路105中，在时钟CLK的下降沿时，第一时钟控制输入电路104会把此数据传递到主锁存器电路106的输入端INPUT1，第二时钟控制输入电路105会把此数据传递到主锁存器电路106的输入端INPUT2中；第三时钟控制输入电路107、第四时钟控制输入电路108的INPUT1、INPUT3分别接CLKN和CLKNN，INPUT2接主锁存器电路106的输出。时钟的上升沿时，第三时钟控制输入电路107的输出传递到从锁存器电路109的输入端INPUT1，第四时钟控制输入电路108的输出传递到从锁存器电路109的输入端INPUT2中；从锁存器电路109的输出通过两级第二反相器电路110、第三反相器电路111输出Q。以此实现，上升沿触发的结构。
图6所示的是加固锁存器的电路实现，主从触发器的内部结构完全一致。下面将重点阐述所设计的锁存器的加固方法。由于只有高能粒子轰击到MOS管的有源区才会导致翻转，图6所示的本发明中的主从锁存器的结构中可能出现翻转的节点共有6个，分别在图中以N1-N6进行标注。本实例中以28nm工艺为例，第五PMOS管605、第六PMOS管606、第九PMOS管609、第十PMOS管610的宽长比均设为300n/35n，第七NMOS管607、第八NMOS管608、第十一NMOS管611、第十二NMOS管612的宽长比均设为150n/35n，这样设置的考虑是：第五PMOS管605、第六PMOS管606构成的上拉通路的上拉能力比第七NMOS管607、第八NMOS管608构成的下拉通路的下拉能力更强；第九PMOS管609、第十PMOS管610构成的上拉通路的上拉能力比第十一NMOS管611、第十二NMOS管612构成的下拉通路的下拉能力更强。
N1节点由于连接了NMOS和PMOS的有源区，因此可能出现上拉或下拉的情况。当N1节点被上拉，导致第九PMOS管609和第十PMOS管610的栅极接高电平，使得PMOS管关断，但此时第十一NMOS管611和第十二NMOS管612的栅极接的是低电平，因此没有下拉通路，N5节点仍然是高电平。通过反馈第十六NMOS管616，N6仍然保持高电平，因此N2节点为低电平，反馈第一PMOS管601开启，N1节点恢复低电平；当N1节点被下拉，导致第九PMOS管609和第十PMOS管610的栅极为低电平，导致存在上拉通路到VDD。此时第十一NMOS管611和第十二NMOS管612以及反馈第十七NMOS管617的栅极仍保持高电平，下拉能力更强，N5节点仍保持低电平。第十三PMOS管613处于开启的状态，使得N4节点保持低电平，因此第五PMOS管605和第六PMOS管606栅极为低电平，N1恢复高电平。
N2节点被下拉时，低电平会通过第一PMOS管601，使得N1节点被下拉，如上所述，N1节点下拉不会导致输出节点翻转。
N3节点被下拉时，虽然会导致第十一NMOS管611和第十二NMOS管612的栅极以及第十七NMOS管617的栅极接低电平，但第九PMOS管609和第十PMOS管610的栅极仍是高电平，没有上拉通路，N5节点仍然保持低电平，反馈第十三PMOS管613开启，N4节点为低电平，第五PMOS管605、第六PMOS管606上拉N2节点为高电平，反馈第四NMOS管604开启，N3恢复高电平。
N4节点只连接PMOS的有源区，N4节点在受到高能粒子轰击时，只可能被上拉。N4节点被上拉，第五PMOS管605和第六PMOS管606栅极为高电平，但第七NMOS管607和第八NMOS管608的栅极仍为低电平，N2仍保持高电平，反馈第四NMOS管604开启，使得N3节点为高电平，因此第十一NMOS管611、第十二NMOS管612以及第十七NMOS管617的栅极接高电平，使得N5为低电平，反馈第十三PMOS管613开启，N4恢复低电平。
N5节点被上拉，使得第七NMOS管607和第八NMOS管608栅极为高电平，此时第五PMOS管605和第六PMOS管606的栅极仍保持低电平，因此N2仍保持高电平。通过第三NMOS管603、第四NMOS管604反馈到第十一NMOS管611和第十二NMOS管612以及第十七NMOS管617的栅极，N5恢复低电平；N5节点被下拉时，由于第九PMOS管609、第十PMOS管610的栅极仍保持低电平，因此低电平通过第十三PMOS管613不能传输到第五PMOS管605、第六PMOS管606的栅极，因此N5节点只出现瞬时脉冲，不会导致输出翻转。
N6节点只连接NMOS的有源区，N6节点在受到高能粒子轰击时，只可能被下拉。N6节点被下拉，使得第七NMOS管607和第八NMOS管608栅极为低电平，而第五PMOS管605和第六PMOS管606的栅极仍保持高电平，没有上拉通路，N2仍保持低电平，通过第一PMOS管601、第二PMOS管602、第九PMOS管609、第十PMOS管610使得N5节点保持高电平，反馈第十六NMOS管616开启，使得N6恢复高电平。
图7所示的为本发明中主从锁存器内部节点N2和N3的版图布局示意图。对于主锁存器电路106、从锁存器电路109，将第二PMOS管602的漏极和第三NMOS管603的漏极，第六PMOS管606的漏极和第七NMOS管607的漏极靠近布局。当重离子轰击到第二PMOS管602的漏极或者第六PMOS管606的漏极使得N2节点上拉时，由于同时轰击到第三NMOS管603的漏极或者第七NMOS管607的漏极，会使得N2节点下拉，综合的效果会使得N2节点保持原来的状态；对于主锁存器电路106，将第五○六PMOS管506的漏极和第五○七NMOS管507的漏极靠近布局。当重离子轰击第五○六PMOS管506的漏极导致N3节点上拉，由于同时轰击到第五○七NMOS管507的漏极，会下拉N3节点，使得N3节点保持原来的状态；对于从锁存器电路109，将第五一四PMOS管514的漏极和第五一五NMOS管515的漏极靠近布局，当重离子轰击第五一四PMOS管514的漏极导致N3节点上拉，由于同时轰击到第五一五NMOS管515的漏极，会下拉N3节点，使得N3节点保持原来的状态。
本发明说明书中未作详细描述的内容属本领域专业技术人员的公知技术。虽然结合附图描述了本发明的实施方式，但是本领域普通技术人员可以在所附权利要求的范围内做出各种变形或修改。

Claims (3)

1.一种节点反馈的单粒子翻转加固触发器电路结构，其特征在于，包括：第一反相器电路(101)、延时电路(102)、C单元结构(103)、第一时钟控制输入电路(104)、第二时钟控制输入电路(105)、第三时钟控制输入电路(107)、第四时钟控制输入电路(108)、主锁存器电路(106)、从锁存器电路(109)、第二反相器电路(110)、第三反相器电路(111)、第四反相器电路(112)和第五反相器电路(113)；
第一反相器电路(101)的输入端用于接收外部输入信号D，第一反相器电路(101)的输出端连接延时电路(102)的输入端和C单元结构(103)的输入端INPUT1；
延时电路(102)的输出端连接C单元结构(103)的输入端INPUT2；
C单元结构(103)的输出端连接第一时钟控制输入电路(104)的输入端INPUT2和第二时钟控制输入电路(105)的输入端INPUT2；
第一时钟控制输入电路(104)的输入端INPUT1和第二时钟控制输入电路(105)的输入端INPUT1连接第五反相器电路(113)的输出端；第一时钟控制输入电路(104)的输入端INPUT3和第二时钟控制输入电路(105)的输入端INPUT3连接第四反相器电路(112)的输出端；
第一时钟控制输入电路(104)的输出端连接主锁存器电路(106)的输入端INPUT1，第二时钟控制输入电路(105)的输出端连接主锁存器电路(106)的输入端INPUT2；
主锁存器电路(106)输出端OUTPUT连接第三时钟控制输入电路(107)的输入端INPUT2和第四时钟控制输入电路(108)的输入端INPUT2；
第三时钟控制输入电路(107)的输入端INPUT1和第四时钟控制输入电路(108)的输入端INPUT1连接第四反相器电路(112)的输出端；第三时钟控制输入电路(107)的输入端INPUT3和第四时钟控制输入电路(108)的输入端INPUT3连接第五反相器电路(113)的输出端；
第三时钟控制输入电路(107)的输出端连接从锁存器电路(109)的输入端INPUT1，第四时钟控制输入电路(108)的输出端连接从锁存器电路(109)的输入端INPUT2；
从锁存器电路(109)的输出端连接第二反相器电路(110)的输入端，第二反相器电路(110)的输出端连接第三反相器电路(111)的输入端；第三反相器电路(111)的输出端向外部输出信号Q；
第四反相器电路(112)的输入端用于接收外部发送的时钟信号CLK，第四反相器电路(112)输出时钟信号CLK的反相信号CLKN，CLKN作为第五反相器电路(113)的输入信号；第五反相器电路(113)的输出为CLKN的反相信号CLKNN。
2.根据权利要求1所述的一种节点反馈的单粒子翻转加固触发器电路结构，其特征在于，主锁存器电路(106)和从锁存器电路(109)除输入信号和输出信号不同外，主锁存器电路(106)和从锁存器电路(109)内部的电路结构完全一致。
3.根据权利要求1或2所述的一种节点反馈的单粒子翻转加固触发器电路结构，其特征在于，主锁存器电路(106)包括：第一PMOS管(601)、第二PMOS管(602)、第三NMOS管(603)、第四NMOS管(604)、第五PMOS管(605)、第六PMOS管(606)、第七NMOS管(607)、第八NMOS管(608)、第九PMOS管(609)、第十PMOS管(610)、第十一NMOS管(611)、第十二NMOS管(612)、第十三PMOS管(613)、第十四PMOS管(614)、第十五NMOS管(615)、第十六NMOS管(616)和第十七NMOS管(617)；
第一PMOS管(601)的源极和第二PMOS管(602)的栅极接地VSS；第十三PMOS管(613)的漏极和第十四PMOS管(614)的栅极接地VSS；第三NMOS管(603)的栅极和第四NMOS管(604)的源极接供电电源VDD；第十五NMOS管(615)的栅极和第十六NMOS管(616)的漏极接供电电源VDD；
第五PMOS管(605)的栅极和第六PMOS管(606)的栅极相连；第五PMOS管(605)的源极接供电电源VDD；第五PMOS管(605)的漏极连接第六PMOS管(606)的源极和第一PMOS管(601)的漏极；第六PMOS管(606)的漏极连接第七NMOS管(607)的漏极和第三NMOS管(603)的漏极；第七NMOS管(607)的栅极和第八NMOS管(608)的栅极相连；第七NMOS管(607)的源极连接第八NMOS管(608)的漏极和第四NMOS管(604)的漏极；第八NMOS管(608)的源极接地GND处理；
第九PMOS管(609)的栅极连接第十PMOS管(610)的栅极和第六PMOS管(606)的源极；第九PMOS管(609)的源极接供电电源VDD；第九PMOS管(609)的漏极连接第十PMOS管(610)的源极和第五PMOS管(605)的栅极；第九PMOS管(609)的栅极作为输入端INPUT1连接第一时钟控制输入电路(104)的输出端；
第十PMOS管(610)的漏极和第十一NMOS管(611)的漏极接一起；第十一NMOS管(611)的栅极连接第十二NMOS管(612)的栅极和第七NMOS管(607)的源极；第十一NMOS管(611)的源极连接第十二NMOS管(612)的漏极和第七NMOS管(607)的栅极；第十二NMOS管(612)的源极接地GND处理；第十二NMOS管(612)的栅极作为输入端INPUT2连接第二时钟控制输入电路(105)的输出端；
第二PMOS管(602)的漏极接第三NMOS管(603)的漏极；第三NMOS管(603)的源级连接第四NMOS管(604)的栅极；
第十三PMOS管(613)的源极连接第九PMOS管(609)的漏极；第十三PMOS管(613)的栅极连接第十四PMOS管(614)的源极，第十四PMOS管(614)的漏极连接第十PMOS管(610)的漏极和第十五NMOS管(615)的漏极；
第十六NMOS管(616)的栅极连接第十五NMOS管(615)的源级，第十六NMOS管(616)的源极接第十二NMOS管(612)的漏极；
第十七NMOS管(617)的栅极连接第十一NMOS管(611)的栅极，第十七NMOS管(617)的漏极接第十PMOS管(610)的漏极，第十七NMOS管(617)的源极接地GND处理；第十七NMOS管(617)的漏极作为输出端OUTPUT连接第三时钟控制输入电路(107)的输入端INPUT2和第四时钟控制输入电路(108)的输入端INPUT2。
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