CN114531147A - 一种单粒子翻转加固锁存器电路 - Google Patents

Abstract

本发明公开了一种单粒子翻转加固锁存器电路，包括第一延迟元件、第一反相器、第一门控反相器及第二门控反相器。本发明当锁存器中第一反相器与第一门控反相器构成的反馈环路某一端的节点电平受单粒子入射影响发生电平翻转时，第一延迟元件的负载延迟特性会维持反馈环路另一端的节点电平不变，在电离辐射结束后将受影响的节点电平恢复，实现锁存器的单粒子免疫。

Description

一种单粒子翻转加固锁存器电路

技术领域

本发明涉及集成电路技术领域，尤其涉及一种单粒子翻转加固锁存器电路。

背景技术

数字电路芯片在辐射环境中，外部入射的带电粒子会引发电离辐射，在粒子的运动轨迹周围产生一定数目的电子-空穴对，当沿粒子入射方向所淀积的电子空穴对足够多时，由耗尽层收集到的电子空穴对所引起的电流会导致漏极电平的翻转，形成单粒子翻转。发生在组合逻辑单元的电平，随单粒子翻转结束而恢复；当粒子翻转发生在时序逻辑单元(如触发器、锁存器等)或者memory存储阵列时，由于其存储单元中反馈结构的存在，翻转被锁定，电平无法恢复。

锁存器作为触发器电路中具备存储记忆功能的结构，成为数字电路单粒子翻转加固设计的核心，需考虑对锁存器进行加固，保证电离辐射结束后单粒子翻转可以恢复，实现单粒子免疫。

发明内容

本发明通过提供一种单粒子翻转加固锁存器电路，解决了如何实现锁存器单粒子免疫的技术问题。

本发明提供如下技术方案：

一种单粒子翻转加固锁存器电路，包括第一延迟元件、第一反相器、第一门控反相器及第二门控反相器；

所述第一反相器与所述第一门控反相器构成反馈环路，所述第一延迟元件设置于所述第一反相器与所述第一门控反相器之间，所述第一延迟元件具有负载延迟特性；

所述第二门控反相器的输出端连接所述第一反相器的输入端，所述第一门控反相器导通时所述第二门控反相器关断，所述第一门控反相器关断时所述第二门控反相器导通。

优选的，所述第一延迟元件设置于所述第一反相器的输出端与所述第一门控反相器的输入端之间。

优选的，单粒子翻转加固锁存器电路还包括第二延迟元件，所述第二延迟元件具有负载延迟特性；

所述第二延迟元件设置于所述第一门控反相器的输出端与所述第一反相器的输入端之间。

优选的，所述第一延迟元件设置于所述第一门控反相器的输出端与所述第一反相器的输入端之间。

优选的，单粒子翻转加固锁存器电路还包括第二延迟元件，所述第二延迟元件具有负载延迟特性；

所述第二延迟元件设置于所述第一反相器的输出端与所述第一门控反相器的输入端之间。

优选的，所述第一延迟元件位于所述第一反相器所在支路时，所述第二延迟元件位于所述第一门控反相器所在支路；所述第一延迟元件位于所述第一门控反相器所在支路时，所述第二延迟元件位于所述第一反相器所在支路。

优选的，所述第一延迟元件为电阻；

所述电阻串联接入所述反馈环路中。

优选的，所述第一延迟元件为电容；

所述第一反相器与所述第一门控反相器的公共端经所述电容接固定电平。

优选的，所述第一延迟元件包括电阻及电容；

所述电阻串联接入所述反馈环路中，所述电阻的信号流出端经所述电容接固定电平。

优选的，所述第二延迟元件与所述第一延迟元件相同。

本发明提供的技术方案，至少具有如下技术效果或优点：

当锁存器中第一反相器与第一门控反相器构成的反馈环路某一端的节点电平受单粒子入射影响发生电平翻转时，第一延迟元件的负载延迟特性会维持反馈环路另一端的节点电平不变，在电离辐射结束后将受影响的节点电平恢复，实现锁存器的单粒子免疫。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例中普通的未加固锁存器的部分电路图；

图2为本发明实施例中普通的未加固锁存器的另一部分电路图；

图3为本发明实施例中第一门控反相器及第二门控反相器的一种电路图；

图4为本发明实施例中第一门控反相器及第二门控反相器的另一种电路图；

图5为本发明实施例中单粒子翻转加固锁存器电路的电路图；

图6为本发明实施例中锁存器加固结构的一种示意图；

图7为本发明实施例中锁存器加固结构的另一种示意图；

图8为本发明实施例中锁存器加固结构的另一种示意图；

图9为本发明实施例中锁存器加固结构的另一种示意图；

图10为本发明实施例中第一延迟元件及第二延迟元件的一种示意图；

图11为本发明实施例中第一延迟元件或第二延迟元件的另一种示意图；

图12为本发明实施例中第一延迟元件或第二延迟元件的另一种示意图；

图13为本发明实施例中DICE及GDICE加固结构示意图。

具体实施方式

本发明实施例通过提供一种单粒子翻转加固锁存器电路，解决了如何实现锁存器单粒子免疫的技术问题。

为了更好的理解本发明的技术方案，下面将结合说明书附图以及具体的实施方式对本发明的技术方案进行详细的说明。

首先说明，本文中出现的术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

如图1所示，普通的未加固锁存器电路包括第一反相器、第四反相器、第五反相器、第一门控反相器、第二门控反相器。第二门控反相器的输入端为锁存器的D端，第二门控反相器的输出端分别连接第一反相器的输入端、第四反相器的输入端，第四反相器的输出端为锁存器的Q端，第一反相器的输出端还连接第五反相器的输入端，第五反相器的输出端为锁存器的Qn端，第一反相器的输出端还连接第一门控反相器的输入端，第一门控反相器的输出端还连接第一反相器的输入端，第一反相器与第一门控反相器构成反馈环路。

第一门控反相器的控制端、第二门控反相器的控制端均接入外部时钟控制信号，第二门控反相器导通时第一门控反相器关断，第二门控反相器关断时第一门控反相器导通。锁存器可以为：外部时钟控制信号为高电平时，第二门控反相器导通，第一门控反相器关断，锁存器处于数据传递阶段；外部时钟控制信号为低电平时，第二门控反相器关断，第一门控反相器导通，锁存器处于数据保持阶段。锁存器还可以为：外部时钟控制信号为低电平时，第二门控反相器导通，第一门控反相器关断，锁存器处于数据传递阶段；外部时钟控制信号为高电平时，第二门控反相器关断，第一门控反相器导通，锁存器处于数据保持阶段。这里对锁存器的类型不作限制。

一般的，如图2所示，普通的未加固锁存器电路还包括第二反相器及第三反相器。第二反相器的输入端接入外部时钟控制信号，第二反相器的输出端连接第三反相器的输入端，第二反相器的输出端输出第一时钟控制信号，第三反相器的输出端输出第二时钟控制信号。通过第一时钟控制信号和第二时钟控制信号来控制第一门控反相器及第二门控反相器的导通与关断。

对于第一门控反相器的具体电路，如图3所示，第一门控反相器可包括第一MOS管、第二MOS管、第三MOS管及第四MOS管。外部高电平依次经串联的第一MOS管、第二MOS管、第三MOS管及第四MOS管连接外部低电平，第二MOS管的栅极连接第三MOS管的栅极并同为第一门控反相器的输入端，第二MOS管的输出端与第三MOS管的输出端的公共端为第一门控反相器的输出端，第一MOS管、第二MOS管为低电平导通的PMOS，第三MOS管、第四MOS管为高电平导通的NMOS。

图3电路中，第一MOS管的栅极与第四MOS管的栅极共同作为第一门控反相器的控制端。第一MOS管的栅极接入第一时钟控制信号、第四MOS管的栅极接入第二时钟控制信号时，锁存器在外部时钟控制信号为高电平时进入数据保持阶段，此时将图3电路改动为第一MOS管的栅极接入第二时钟控制信号、第四MOS管的栅极接入第一时钟控制信号，便可得到第二门控反相器的具体电路；第一MOS管的栅极接入第二时钟控制信号、第四MOS管的栅极接入第一时钟控制信号时，锁存器在外部时钟控制信号为低电平时进入数据保持阶段，此时将图3电路改动为第一MOS管的栅极接入第一时钟控制信号、第四MOS管的栅极接入第二时钟控制信号，便可得到第二门控反相器的具体电路。

如图4所示，第一门控反相器还可包括第五MOS管、第六MOS管、第七MOS管及第八MOS管。外部高电平依次经串联的第五MOS管、第六MOS管连接外部低电平，第五MOS管的栅极连接第六MOS管的栅极并同为第一门控反相器的输入端，第五MOS管为低电平导通的PMOS，第六MOS管为高电平导通的NMOS。第七MOS管与第八MOS管并联，第五MOS管的输出端与第六MOS管的输出端的公共端连接第七MOS管的输入端及第八MOS管的输入端，第七MOS管的输出端连接第八MOS管的输出端并同为第一门控反相器的输出端，第七MOS管与第八MOS管的导通电平相反，第七MOS管与第八MOS管的控制逻辑相反。

图4电路中，第七MOS管的栅极与第八MOS管的栅极共同作为第一门控反相器的控制端。第七MOS管为PMOS时第八MOS管为NMOS，第七MOS管为NMOS时第八MOS管为PMOS。以第七MOS管为PMOS、第八MOS管为NMOS为例，第七MOS管的栅极接入第一时钟控制信号、第八MOS管的栅极接入第二时钟控制信号时，锁存器在外部时钟控制信号为高电平时进入数据保持阶段，此时将图4电路改动为第七MOS管的栅极接入第二时钟控制信号、第八MOS管的栅极接入第一时钟控制信号，便可得到第二门控反相器的具体电路；第七MOS管的栅极接入第二时钟控制信号、第八MOS管的栅极接入第一时钟控制信号时，锁存器在外部时钟控制信号为低电平时进入数据保持阶段，此时将图4电路改动为第七MOS管的栅极接入第一时钟控制信号、第八MOS管的栅极接入第二时钟控制信号，便可得到第二门控反相器的具体电路。

由于第七MOS管与第八MOS管同时导通、同时关断，可仅保留第七MOS管与第八MOS管中的一个，如保留第七MOS管，但需保证第一门控反相器和第二门控反相器中的第七MOS管满足：第一门控反相器中的第七MOS管的控制信号为第一时钟控制信号时，第二门控反相器中的第七MOS管的控制信号为第二时钟控制信号；第一门控反相器中的第七MOS管的控制信号为第二时钟控制信号时，第二门控反相器中的第七MOS管的控制信号为第一时钟控制信号。

单粒子翻转发生于第一反相器与第一门控反相器构成的反馈环路的连接节点处，即第一门控反相器输出端与第一反相器输入端的连接处或第一反相器输出端与第一门控反相器输入端的连接处。锁存器处于数据保持阶段时，若发生单粒子翻转，第一反相器与第一门控反相器构成的反馈环路会使翻转被锁定，电平无法恢复。

如图5所示，本实施例的单粒子翻转加固锁存器电路包括普通的未加固锁存器电路及第一延迟元件。第一延迟元件设置于第一反相器与第一门控反相器之间，第一延迟元件具有负载延迟特性。如图6所示，第一延迟元件可设置于第一反相器的输出端与第一门控反相器的输入端之间，此时第一延迟元件用于对第一反相器进行加固。如图7所示，第一延迟元件还可设置于第一门控反相器的输出端与第一反相器的输入端之间，此时第一延迟元件用于对第一门控反相器进行加固。当第一反相器与第一门控反相器构成的反馈环路带延迟元件一端的节点电平受单粒子入射影响发生电平翻转时，第一延迟元件的负载延迟特性会维持反馈环路另一端的节点电平不变，在电离辐射结束后将受影响的节点电平恢复，实现锁存器的单粒子免疫。

由于第一延迟元件仅能对第一反相器及第一门控反相器中的一个进行加固，单粒子免疫的效果较弱。为此，如图8所示，本实施例优选单粒子翻转加固锁存器电路还包括第二延迟元件，第二延迟元件同样具有负载延迟特性，第一延迟元件设置于第一反相器的输出端与第一门控反相器的输入端之间，第二延迟元件设置于第一门控反相器的输出端与第一反相器的输入端之间，这样第一延迟元件可对第一反相器加固，第二延迟元件可对第一门控反相器加固，锁存器电路的单粒子免疫效果好。当然，如图9所示，也可以是第二延迟元件设置于第一反相器的输出端与第一门控反相器的输入端之间，第一延迟元件设置于第一门控反相器的输出端与第一反相器的输入端之间，这样第一延迟元件可对第一门控反相器加固，第二延迟元件可对第一反相器加固，锁存器电路的单粒子免疫效果好。

经实验可知，当第一延迟元件与第二延迟元件位于不同支路时，单粒子免疫的效果最好，即第一延迟元件位于第一反相器所在支路时，第二延迟元件位于第一门控反相器所在支路；第一延迟元件位于第一门控反相器所在支路时，第二延迟元件位于第一反相器所在支路。

本实施例中，第一延迟元件及第二延迟元件的选择多种多样。如图10所示，第一延迟元件及第二延迟元件可为电阻，电阻串联接入第一反相器与第一门控反相器构成的反馈环路中。如图11所示，第一延迟元件及第二延迟元件可为电容，第一反相器与第一门控反相器的公共端经电容接固定电平。如图12所示，第一延迟元件及第二延迟元件可包括电阻及电容，电阻串联接入第一反相器与第一门控反相器构成的反馈环路之间，电阻的信号流出端经电容接固定电平。固定电平可以是电源，也可以是地。

当然，本实施例还可通过如图13(a)所示的DICE(Dual Inter-locked StorageCell，双重互锁)或如图13(b)所示的GDICE(guard-gates DICE，保护门双重互锁结构)对锁存器进行加固，DICE和GDICE均通过增加传输通道及存储节点，并采用互锁结构实现。DICE相当于一个四节点存储单元，数据由其中两点写入，另外两点电平由反馈形成，最终形成四点互锁结构。GDICE结构在DICE结构互锁的基础上，对每个存储节点增加一对保护门结构，当两输入不同时，输出高阻，因此当某一节点的相邻两点中若有一点发生翻转，其输出保持不变。它们的加固原理是当一个节点由单粒子入射发生翻转时，相邻两个节点通过互锁功能在电离辐射结束后将此节点电平恢复。DICE和GDICE的加固方式由于增加了存储节点和互锁结构，增加了电路的晶体管数目，增大了面积开销，且当辐射环境的辐射能量较高或锁存器所采用的晶体管工艺尺寸较小时，无法通过互锁结构使电离辐射引起的节点电平得到恢复，从而发生单粒子翻转。

本实施例中，仅增加了第一延迟元件和第二延迟元件，面积开销增加少，当辐射环境的辐射能量较高或锁存器所采用的晶体管工艺尺寸较小时，可通过调整第一延迟元件和第二延迟元件的负载延迟特性即增加负载阻值或电容值来增大延迟实现锁存器的单粒子免疫，避免发生单粒子翻转。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种单粒子翻转加固锁存器电路，其特征在于，包括第一延迟元件、第一反相器、第一门控反相器及第二门控反相器；

所述第一反相器与所述第一门控反相器构成反馈环路，所述第一延迟元件设置于所述第一反相器与所述第一门控反相器之间，所述第一延迟元件具有负载延迟特性；

所述第二门控反相器的输出端连接所述第一反相器的输入端，所述第一门控反相器导通时所述第二门控反相器关断，所述第一门控反相器关断时所述第二门控反相器导通。

2.如权利要求1所述的单粒子翻转加固锁存器电路，其特征在于，所述第一延迟元件设置于所述第一反相器的输出端与所述第一门控反相器的输入端之间。

3.如权利要求2所述的单粒子翻转加固锁存器电路，其特征在于，还包括第二延迟元件，所述第二延迟元件具有负载延迟特性；

所述第二延迟元件设置于所述第一门控反相器的输出端与所述第一反相器的输入端之间。

4.如权利要求1所述的单粒子翻转加固锁存器电路，其特征在于，所述第一延迟元件设置于所述第一门控反相器的输出端与所述第一反相器的输入端之间。

5.如权利要求4所述的单粒子翻转加固锁存器电路，其特征在于，还包括第二延迟元件，所述第二延迟元件具有负载延迟特性；

所述第二延迟元件设置于所述第一反相器的输出端与所述第一门控反相器的输入端之间。

6.如权利要求3或5所述的单粒子翻转加固锁存器电路，其特征在于，所述第一延迟元件位于所述第一反相器所在支路时，所述第二延迟元件位于所述第一门控反相器所在支路；所述第一延迟元件位于所述第一门控反相器所在支路时，所述第二延迟元件位于所述第一反相器所在支路。

7.如权利要求1所述的单粒子翻转加固锁存器电路，其特征在于，所述第一延迟元件为电阻；

所述电阻串联接入所述反馈环路中。

8.如权利要求1所述的单粒子翻转加固锁存器电路，其特征在于，所述第一延迟元件为电容；

所述第一反相器与所述第一门控反相器的公共端经所述电容接固定电平。

9.如权利要求1所述的单粒子翻转加固锁存器电路，其特征在于，所述第一延迟元件包括电阻及电容；

所述电阻串联接入所述反馈环路中，所述电阻的信号流出端经所述电容接固定电平。

10.如权利要求3或5所述的单粒子翻转加固锁存器电路，其特征在于，所述第二延迟元件与所述第一延迟元件相同。

Images