CN114520644A - 一种新式单粒子加固触发器电路 - Google Patents

Abstract

本发明公开了一种新式单粒子加固触发器电路，包括：并联在第一传输通道和第二传输通道之间的主级锁存器以及从级锁存器，主级锁存器以及从级锁存器的第一输入输出端与第一传输通道连接，主级锁存器以及从级锁存器的第二输入输出端与第二传输通道连接；主级锁存器和/或从级锁存器的反馈环中设置有延迟元件；延迟元件用于在所处的锁存器的数据保持阶段，当该锁存器反馈环的第一节点受单粒子入射影响时，保持反馈环第二节点的电平不变，待电离辐射结束后恢复第一节点的电平。本申请采用主级与从级锁存器并联方式，并在锁存器内增加延迟元件，得到了一种生产成本低、占用面积小、数据传输速度快、且具有较好的抗单粒子翻转特性的触发器电路。

Description

一种新式单粒子加固触发器电路

技术领域

本发明涉及集成电路技术领域，尤其涉及一种新式单粒子加固触发器电路。

背景技术

数字电路芯片在辐射环境中，外部入射的带电粒子会引发电离辐射，在粒子的运动轨迹周围产生一定数目的电子-空穴对。当沿粒子入射方向所淀积的电子空穴对足够多时，由耗尽层收集到的电子空穴对所引起的电流会导致漏极电平的翻转，形成单粒子翻转。

传统的加固方法为双重互锁(Dual Inter-locked Storage Cell，DICE)、保护门双重互锁结构(guard-gates DICE，GDICE)等，它们通过增加传输通道及存储节点，并采用互锁结构实现。其中，DICE相当于一个四节点存储单元，数据由其中两点写入，另外两点电平由反馈形成，最终形成四点互锁结构。

但是，传统加固方式由于增加存储节点和互锁结构，造成电路的晶体管数目的增加，增大面积开销。同时由于增加互锁结构，造成数据传输速度变慢。此外，当辐射能量较高或触发器所采用的晶体管工艺尺寸较小时，传统加固结构无法通过互锁结构使电离辐射引起的节点电平得到恢复，从而发生单粒子翻转。

发明内容

本申请实施例提供了一种新式单粒子加固触发器电路，采用主级锁存器与从级锁存器并联的方式，并在锁存器内增加延迟元件，得到了一种生产成本低、占用面积小、传输速度较快且具有较好的抗单粒子翻转特性的触发器电路。

第一方面，本发明通过本发明的一实施例提供如下技术方案：

一种新式单粒子加固触发器电路，包括：并联在第一传输通道和第二传输通道之间的主级锁存器以及从级锁存器，所述主级锁存器以及所述从级锁存器的第一输入输出端与所述第一传输通道连接，所述主级锁存器以及所述从级锁存器的第二输入输出端与所述第二传输通道连接；所述主级锁存器和/或所述从级锁存器的反馈环中设置有延迟元件；所述延迟元件用于在所处的锁存器的数据保持阶段，当该锁存器反馈环的第一节点受单粒子入射影响时，保持所述反馈环第二节点的电平不变，待电离辐射结束后恢复所述第一节点的电平。

优选地，所述触发器电路还包括：第一反相器、第二反相器、第三反相器、第一时钟门控子电路、第二时钟门控子电路、第三时钟门控子电路与第四时钟门控子电路；所述第一反相器的输入端以及所述第一时钟门控子电路的输入端作为所述触发器电路的输入端，所述第一反相器依次与所述第三时钟门控子电路、所述第四时钟门控子电路以及所述第三反相器相串联，所述第一时钟门控子电路的输出端依次与第二时钟门控子电路以及第二反相器相串联，所述第二反相器作为所述触发器电路的第一输出端，所述第三反相器的输出端作为所述触发器电路的第二输出端；所述主级锁存器连接在所述第一时钟门控子电路的输出端与所述第三时钟门控子电路的输出端之间，所述从级锁存器连接在所述第二时钟门控子电路的输出端与所述第四时钟门控子电路的输出端之间。

优选地，所述延迟元件包括电阻以及门控开关，所述电阻与所述门控开关并联，所述电阻以及所述门控开关的第一端作为所述延迟元件的输入端，所述电阻以及所述门控开关的第二端作为所述延迟元件的输出端；所述门控开关用于在所处的锁存器的数据保持过程，进行断开，当该锁存器反馈环的第一节点受单粒子入射影响时，保持所述反馈环第二节点的电平不变，待电离辐射结束后恢复所述第一节点的电平。

优选地，所述延迟元件还包括电容与门控开关，所述电容的一端与所述门控开关的一端串联，所述门控开关的另一端作为所述延迟元件的输入端与输出端，所述电容的另一端接固定电平；所述门控开关用于在所处的锁存器的数据保持过程，进行闭合，当该锁存器反馈环的第一节点受单粒子入射影响时，利用延迟元件的负载特性保持所述反馈环第二节点的电平不变，待电离辐射结束后恢复所述第一节点的电平。

优选地，所述主级锁存器的反馈环中设置有所述延迟元件，所述主级锁存器包括第四反相器与第五反相器；所述第四反相器与所述第五反相器并联，所述第四反相器的输入端以及所述第五反相器的输出端作为所述主级锁存器的第一输入输出端，所述第四反相器的输出端以及所述第五反相器的输入端作为所述主级锁存器的第二输入输出端；所述第四反相器所在的支路和/或所述第五反相器所在的支路设置有所述延迟元件。

优选地，所述第四反相器以及所述第五反相器所在的支路均设置有所述延迟元件，所述延迟元件包括：第一延迟元件与第二延迟元件，所述第一延迟元件设置在所述主级锁存器反馈环的第一节点与所述第四反相器的输入端之间，所述第二延迟元件设置在所述主级锁存器反馈环的第二节点与所述第五反相器的输入端之间。

优选地，所述第四反相器所在的支路设置有所述延迟元件，所述延迟元件设置在所述主级锁存器反馈环的第一节点与所述第四反相器的输入端之间。

优选地，所述第五反相器所在的支路设置有所述延迟元件，所述延迟元件设置在所述主级锁存器反馈环的第二节点与所述第五反相器的输入端连接。

优选地，所述从级锁存器的反馈环中设置有所述延迟元件，所述从级锁存器包括第六反相器与第七反相器；所述第六反相器与所述第七反相器并联，所述第六反相器的输入端以及所述第七反相器的输出端作为所述从级锁存器的第一输入输出端，所述第六反相器的输出端以及所述第七反相器的输入端作为所述从级锁存器的第二输入输出端；所述第六反相器所在的支路和/或所述第七反相器所在的支路设置有所述延迟元件。

优选地，所述第六反相器与所述第七反相器所在的支路均设置有所述延迟元件，所述延迟元件包括：第一延迟元件与第二延迟元件，所述第一延迟元件设置在所述从级锁存器反馈环的第一节点与所述第六反相器的输入端之间，所述第二延迟元件设置在所述从级锁存器反馈环的第二节点与所述第七反相器的输入端之间。

本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：

本发明实施例提供的一种新式单粒子加固触发器电路，包括：并联在第一传输通道和第二传输通道之间的主级锁存器以及从级锁存器，主级锁存器以及从级锁存器的第一输入输出端与第一传输通道连接，主级锁存器以及从级锁存器的第二输入输出端与第二传输通道连接，该电路通过在主级锁存器和/或从级锁存器中设置延迟元件，使得在触发器的数据保持阶段，当该锁存器反馈环的第一节点受单粒子入射影响发生电平翻转时，利用延迟元件的延迟负载特性保持反馈环第二节点的电平不变直到电离辐射结束，待电离辐射结束后恢复受单粒子入射的第一节点的电平。本申请采用主级锁存器与从级锁存器通过门控时钟电路级联的方式，数据将直接由两条通道同时传递，无需经过主、从级锁存器反馈环，提高电路速度。并在锁存器内增加延迟元件，以使得触发器的数据保持阶段，当某一节点(第一)受单粒子入射影响发生电平翻转时，利用延迟元件的负载延迟特性维持反馈环另一端的节点(第二)电平不变直到电离辐射结束并恢复第一节点电平。同时，触发器电路在受到较高能量辐射，或触发器所采用的晶体管工艺尺寸较小时，当第一节点受单粒子入射影响发生电平翻转时，也能基于延迟元件的负载延迟特性维持第二节点电平不变，在电离辐射结束后，再恢复第一节点电平。从而提供了一种生产成本低、占用面积小、且传输速度快、具有较好的抗单粒子翻转特性的触发器电路。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的单粒子加固触发器电路的结构图；

图2为本发明实施例提供的单粒子加固触发器电路的结构示意图；

图3为本发明实施例提供的第一种延迟元件的结构示意图；

图4为本发明实施例提供的第二种延迟元件的结构示意图；

图5为本发明实施例提供的第一种包含延迟元件主级锁存器的结构示意图；

图6为本发明实施例提供的第二种包含延迟元件主级锁存器的结构示意图；

图7为本发明实施例提供的第三种包含延迟元件主级锁存器的结构示意图；

图8为本发明实施例提供的逻辑输入电路的多种结构示意图；

图9为本发明实施例提供的第一种时钟门控子电路的多种结构示意图。

具体实施方式

触发器由主级锁存器结构与从级锁存器结构组成，主级与从级锁存器结构相同(由反相器及门控电路构成的反馈环)，通过对门控电路的分时控制来实现时钟分别在高/低电平阶段的锁存。锁存器作为触发器电路中具备存储记忆功能的结构，成为触发器单粒子翻转加固设计的核心。

申请人经过研究发现，传统的加固方法：DICE与GDICE，它们通过增加传输通道及存储节点，并采用互锁结构实现。其中，DICE相当于一个四节点存储单元，数据由其中两点写入，另外两点电平由反馈形成，最终形成四点互锁结构。GDICE结构在DICE结构互锁的基础上，对每个存储节点增加一对保护门结构，当两点输入不同时，输出高阻，因此当某一节点的相邻两点中若有一点发生翻转，其输出保持不变。它们的加固原理是：当一个节点由单粒子入射发生翻转时，相邻两个节点通过互锁功能在电离辐射结束后将此节点电平恢复。但是，传统加固方式由于增加存储节点和互锁结构，造成电路的晶体管数目的增加，增大面积开销，且触发器电路在受到较高能量辐射时加固效果不佳。

由此，本申请实施例提供了一种新式单粒子加固触发器电路，采用主级锁存器与从级锁存器并联的方式，并在锁存器内增加延迟元件，得到了一种生产成本低、占用面积小、传输速度快且具有较好的抗单粒子翻转特性的触发器电路。

为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。

本申请实施例的技术方案为解决上述技术问题，总体思路如下：

一种新式单粒子加固触发器电路，其特征在于，包括：并联在第一传输通道和第二传输通道之间的主级锁存器以及从级锁存器，所述主级锁存器以及所述从级锁存器的第一输入输出端与所述第一传输通道连接，所述主级锁存器以及所述从级锁存器的第二输入输出端与所述第二传输通道连接；所述主级锁存器和/或所述从级锁存器的反馈环中设置有延迟元件；所述延迟元件用于在所处的锁存器的数据保持阶段，当该锁存器反馈环的第一节点受单粒子入射影响时，保持所述反馈环第二节点的电平不变，待电离辐射结束后恢复所述第一节点的电平。

需要说明的是，本申请提供的单粒子加固触发器电路适用上升沿/下降沿D触发器电路，也可适用于其他类型的触发器，举例来说，寄存器等。此外，本申请能够适用于高/低电平锁存器电路等其他时序电路的单粒子加固。下面以上升沿D触发器为例，进行单粒子加固触发器电路的说明。

为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。

第一方面，本发明实施例提供的一种新式单粒子加固触发器电路，具体来讲，如图1所示，包括：并联在第一传输通道X1和第二传输通道X2之间的主级锁存器10以及从级锁存器20，主级锁存器10的第一输入输出端(第一节点Inout1)与第一传输通道X1连接，从级锁存器20的第一输入输出端(第三节点Inout3)与第一传输通道X1连接，主级锁存器10的第二输入输出端(第二节点Inout2)与第二传输通道X2连接，从级锁存器20的第二输入输出端(第四节点Inout4)与第二传输通道X2连接。

在本申请实施例中，触发器电路将数据处理为两路反相数据“1”和“0”，两路数据分别在时钟低电平时传递到主级锁存器的两个节点(Inout1与Inout2)，并在时钟转为高电平时(上升沿)传递到从级锁存器的两个节点(Inout3与Inout4)。从级锁存器的传递方式与主级锁存器相同。这里的锁存器反馈结构的两个存储节点(Inout1与Inout2)既是输入又是输出，将两个节点所在的支路看作两个通道，数据直接由两条通道同时传递。

在具体实施例中，如图2所示，触发器电路具体可以包括：第一反相器401、第二反相器402、第三反相器403、第一时钟门控子电路404、第二时钟门控子电路405、第三时钟门控子电路406与第四时钟门控子电路407。

第一反相器401的输入端与第一时钟门控子电路404的输入端作为触发器电路的输入端，第一反相器401依次与第三时钟门控子电路406、第四时钟门控子电路407以及第三反相器403相串联，第一时钟门控子电路404的输出端依次与第二时钟门控子电路405以及第二反相器402相串联，第二反相器402作为触发器电路的第一输出端，第三反相器403的输出端作为触发器电路的第二输出端。其中，第一输出端为触发器电路的Qn端，第二输出端为触发器电路的Q端。

主级锁存器10连接在第一时钟门控子电路404的输出端与第三时钟门控子电路406的输出端之间，从级锁存器20连接在第二时钟门控子电路405的输出端与第四时钟门控子电路407的输出端之间。

当然，作为另一种可选地实施例，本申请提供的触发器电路可以包括：第一反相器401、第二反相器402、第三反相器403、第八反相器408、第一时钟门控子电路404、第二时钟门控子电路405、第三时钟门控子电路406与第四时钟门控子电路407。

第一反相器401的输入端与第一时钟门控子电路404的输入端作为触发器电路的输入端，第一反相器401与第三时钟门控子电路406连接，第一时钟门控子电路404的第一输出端依次与第二时钟门控子电路405以及第二反相器402相串联，第一时钟门控子电路404的第二输出端依次与第八反相器408、第四时钟门控子电路407以及第三反相器403相串联，第二反相器402作为触发器电路的第一输出端，第三反相器403的输出端作为触发器电路的第二输出端。其中，第一输出端为触发器电路的Qn端，第二输出端为触发器电路的Q端。

主级锁存器10连接在第一时钟门控子电路404的输出端与第三时钟门控子电路406的输出端之间，从级锁存器20连接在第二时钟门控子电路405的输出端与第四时钟门控子电路407的输出端之间。

具体而言，以上升沿D触发器电路的输入端到第一输出端(Qn)的通道为例，对数据通道的工作原理进行说明：

当时钟为低电平时，第一时钟门控子电路404打开，主级锁存器为数据传输状态，数据将从输入端传到主级锁存器的输出点Inout1，并传入主级锁存器。此时第二时钟门控子电路405关闭，从级锁存器为数据锁存状态，从级锁存器输出点Inout3维持上一阶段数据。

当时钟由低电平转换为高电平时(即时钟上升沿)。第二时钟门控子电路405打开，从级锁存器为数据传输状态，数据将从主级锁存器输出点Inout1传到从级输出Inout3，并传入从级锁存器。此时第一时钟门控子电路404关闭，主级锁存器为数据锁存状态，主级锁存器输出点Inout1维持上一阶段数据。

以上两个阶段完成一次电路从输入到输出端的数据传递过程。

其中，触发器电路的输入端到第二输出端(Q)的通道与输入端到第一输出端(Qn)的通道工作原理相同，只是数据信号的电平相反。

具体来说，当时钟低电平时，第三时钟门控子电路406打开，主级锁存器为数据传输状态，数据将从输入端传到主级锁存器的输出点Inout2，并传入主级锁存器。此时第四时钟门控子电路407关闭，从级锁存器为数据锁存状态，从级锁存器输出点Inout4维持上一阶段数据。

当时钟由低电平转换为高电平时(即时钟上升沿)。第四时钟门控子电路407打开，从级锁存器为数据传输状态，数据将从主级锁存器输出点Inout2传到从级输出Inout4，并传入从级锁存器。此时第三时钟门控子电路406关闭，主级锁存器为数据锁存状态，主级锁存器输出点Inout2维持上一阶段数据。

在本申请实施例中，主级锁存器10和/或从级锁存器20的反馈环中设置有至少一个延迟元件30。其中，延迟元件30用于在所处的锁存器的数据保持阶段，当该锁存器反馈环的第一节点受单粒子入射影响发生电平翻转时，保持反馈环第二节点的电平不变，待电离辐射结束后恢复第一节点的电平。或者是，当该锁存器反馈环的第二节点受单粒子入射影响发生电平翻转时，保持反馈环第一节点的电平不变，待电离辐射结束后恢复第二节点的电平。

需要说明的是，这里的延迟元件的延迟能力将基于触发器电路受到的电离辐射大小以及触发器所采用的晶体管工艺尺寸大小等因素进行设计。另外，由于主级锁存器与从级锁存器为分时控制，因此，主级锁存器所在的延迟元件的控制端(c和cn)与从级锁存器所在的延迟元件的控制端(c和cn)为反向设置。

具体地，作为一种可选地实施例，如图3所示，所述延迟元件30可以包括电阻301以及门控开关302，电阻301与门控开关302并联，电阻301及门控开关302的第一端作为延迟元件30的输入端，电阻301以及门控开关302的第二端作为延迟元件30的输出端。

其中，门控开关302用于在所处的锁存器的数据传输阶段，延迟元件30的门控开关闭合，从而将电阻301两端短接，对负载失效，数据将直接通过门控开关进行传输。

特别地，门控开关302用于在所处的锁存器的数据保持阶段，进行断开，电阻有效，当该锁存器反馈环的第一节点受单粒子入射影响发生电平翻转时，保持所述反馈环第二节点的电平不变，待电离辐射结束后恢复所述第一节点的电平。需要说明的是，这里的电阻301的阻值可以根据触发器电路受到的电离辐射大小以及触发器所采用的晶体管工艺尺寸大小等因素进行确定。

举例来说，以延迟开关设置在主级锁存器中为例，在主级锁存器的数据保持阶段，门控开关302断开，延迟元件将等效为无源负载，当主级锁存器的反馈环的第一节点(图3中A点)受单粒子入射影响发生电平翻转时，电平需通过电阻301进行传递，使得数据传输到达B点的时间延迟，即可以在一定时间内保持反馈环第二节点的电平不变，待电离辐射结束后恢复第一节点(A点)的电平，从而达到锁存器加固的目的，也即触发器电路加固的目的。

作为另一种可选地实施例，如图4所示，所述延迟元件30可以包括电容303与门控开关304，电容303的一端与门控开关304的一端串联，门控开关304的另一端作为延迟元件30的输入端与输出端，电容303的另一端接固定电平(电源或地)。其中，门控开关304用于在所处的锁存器的数据传输阶段，延迟元件30的门控开关断开，从而将电容303断路，电容负载失效。

特别地，门控开关304用于在所处的锁存器的数据保持阶段，进行闭合，电容有效，当该锁存器反馈环的第一节点受单粒子入射影响发生电平翻转时，利用延迟元件的负载特性保持所述反馈环第二节点的电平不变，待电离辐射结束后恢复所述第一节点的电平。

需要说明的是，这里的电容303的容值可以根据触发器电路受到的电离辐射大小以及触发器所采用的晶体管工艺尺寸大小等因素进行确定。

举例来说，以延迟开关设置在从级锁存器中为例，在从级锁存器的数据保持阶段，门控开关304闭合，电压将通过电容303，延迟元件将等效为无源负载，当从级锁存器的反馈环的第一节点(图4的A/B点)受单粒子入射影响发生电平翻转时，电容对电压进行充/放电，使得数据传输到达第二节点的时间延迟，即可以在一定时间内保持反馈环第二节点的电平不变，待电离辐射结束后恢复第一节点(A/B点)的电平，从而达到锁存器加固的目的，也即触发器电路加固的目的。

当然，除了上述两种延迟元件之外，也可以采用其他器件构成的延迟元件，举例来说，一种包含二极管的延迟元件。具体采用何种延迟元件，本申请不作限制。

需要说明的是，前述提到的门控开关302或304可以是由PMOS与NMOS构成的钟控门，也可以是PMOS钟控门，或者是NMOS钟控门，当然，也可以采用其他适用于本申请的门控开关，本申请不做限制。

作为一种可选地实施例，所述主级锁存器10的反馈环中设置有延迟元件30，主级锁存器10包括第四反相器101与第五反相器102。

其中，第四反相器101与第五反相器102并联，第四反相器101的输入端以及第五反相器102的输出端作为主级锁存器10的第一输入输出端，第四反相器101的输出端以及第五反相器102的输入端作为主级锁存器10的第二输入输出端；第四反相器101所在的支路和/或第五反相器102所在的支路设置有延迟元件30。

其中，由于数据无需经过锁存器反馈环传递，进而进一步加快了触发器电路的数据传输速度。

当然，作为另一种可选地实施例，主级锁存器也可以包括第四反相器与第五时钟门控子电路，其中，第四反相器与第五时钟门控子电路并联，第四反相器的输入端以及第五时钟门控子电路的输出端作为主级锁存器的第一输入输出端，第四反相器的输出端以及第五时钟门控子电路的输入端作为主级锁存器的第二输入输出端；第四反相器所在的支路和/或第五时钟门控子电路所在的支路设置有延迟元件；第五时钟门控子电路的门控开关与主级时钟门控元件(例如：如图2中的第一时钟门控子电路、第三时钟门控子电路)的门控开关反向设置。本申请以主级锁存器包括第四反相器与第五反相器进行说明。

作为优选实施例，第四反相器101以及第五反相器102所在的支路均设置有延迟元件30时，延迟元件30包括：第一延迟元件305与第二延迟元件306，如图5所示，第一延迟元件305设置在主级锁存器反馈环的第一节点与第四反相器101的输入端之间，第二延迟元件306设置在主级锁存器反馈环的第二节点与第五反相器102的输入端之间。

可选地，仅第四反相器101所在的支路设置有延迟元件30时，如图6所示，延迟元件30设置在主级锁存器反馈环的第一节点与第四反相器101的输入端之间。

仅第五反相器102所在的支路设置有延迟元件30时，如图7所示，延迟元件30设置在主级锁存器反馈环的第一节点与第五反相器102的输入端之间。

作为另一种可选地实施例，从级锁存器20的反馈环中设置有延迟元件30，从级锁存器20包括第六反相器201与第七反相器202；

其中，第六反相器201与第七反相器202并联，第六反相器201的输入端以及第七反相器202的输出端作为从级锁存器20的第一输入输出端，第六反相器201的输出端以及第七反相器202的输入端作为从级锁存器20的第二输入输出端；第六反相器201所在的支路和/或第七反相器202所在的支路设置有延迟元件30。

同样地，作为优选实施例，第六反相器201以及第七反相器202所在的支路均设置有延迟元件30，延迟元件30包括：第一延迟元件305与第二延迟元件306，第一延迟元件305设置在从级锁存器反馈环的第一节点与第六反相器201的输入端之间，所述第二延迟元件306设置在从级锁存器反馈环的第二节点与第七反相器202的输入端之间。

可选地，仅第六反相器201所在的支路设置有延迟元件30，延迟元件30设置在从级锁存器反馈环的第一节点与第六反相器201的输入端连接。

仅第七反相器202所在的支路设置有延迟元件30，延迟元件30设置在从级锁存器反馈环的第一节点与第七反相器202的输入端连接。

优选地，本申请提供的触发器电路也可以是：主级锁存器10的反馈环以及从级锁存器20的反馈环中均设置有延迟元件30，主级锁存器10包括第四反相器101与第五反相器102，主级锁存器20包括第六反相器201与第七反相器202。

第四反相器101所在的支路和/或第五反相器102所在的支路设置有延迟元件，以及，第六反相器201所在的支路和/或第七反相器202所在的支路设置有延迟元件。

优选地，第四反相器101所在的支路与第五反相器102所在的支路均设置有延迟元件，第六反相器201所在的支路与第七反相器202所在的支路均设置有延迟元件。

可选地，仅第四反相器101所在的支路以及第六反相器201所在的支路设置有延迟元件；仅第五反相器102所在的支路以及第七反相器202所在的支路设置有延迟元件；仅第四反相器101所在的支路以及第七反相器202所在的支路设置有延迟元件；仅第五反相器102所在的支路以及第六反相器201所在的支路设置有延迟元件。

由此，不管是针对主级锁存器还是从级锁存器，本申请在锁存器反馈回路中增加延迟元件的方式，都可以包括：(a)在反馈环增加两个延迟元件，延迟元件分别位于两个反相器(例如：第四反相器与第五反相器)之前；(b)在反馈环增加一个延迟元件，延迟元件位于其中一个反相器(例如：第四反相器)之前；(c)在反馈环增加一个延迟元件，延迟元件位于另一个反相器(例如：第五反相器)之前。

其中，针对图3所示的包含电阻以及门控开关的延迟元件而言，锁存器在数据传递阶段，延迟元件的门控开关闭合，将无源负载失效(即电阻两端短接)，不影响数据传递速度；在数据保持阶段，门控开关断开，延迟元件等效为无源负载(电阻)。

针对图4所示的包含电容以及门控开关的延迟元件而言，锁存器在数据传递阶段，延迟元件的门控开关断开，将无源负载失效(即电容断路)，不影响数据传递速度；在数据保持阶段，门控开关闭合，延迟元件等效为无源负载(电容)。

可选地，如图8中的a所示，逻辑输入电路40可以为一个D触发器。

作为另一种可选地实施例，如图8中的b、c、d所示，逻辑输入电路40可以为一个同步复位D触发器、一个D扫描触发器、或者是一个同步复位D扫描触发器等等。当然，这里也可以采用其他结构构成的适用于本申请的触发器，本申请不作限制。

作为一种可选地实施例，如图9中的a所示，本申请提到的时钟门控子电路可以为一个时钟门控元件。

作为另一种可选地实施例，如图9中的b、c所示，时钟门控子电路可以为由PMOS以及NMOS管构成的时钟门控子电路。当然，这里也可以采用其他结构构成的适用于本申请的时钟门控子电路，本申请不作限制。

本申请提供的一种新式单粒子加固触发器电路，通过采用主级锁存器与从级锁存器通过门控时钟电路级联的方式，并在锁存器反馈回路中增加延迟元件，能针对不同辐射能量、不同工艺尺寸，通过调整延迟元件(例如：图3所示的电阻值或图4所示的电容值)便可实现触发器的单粒子免疫。由于通过时钟门控的延迟元件在数据传输阶段负载较小，使得触发器的数据传递速度不受影响。所述触发器在数据传输阶段分别通过两条通路传递数据，且不经过锁存器的反馈结构，因此传输速度比传统触发器更快。由此，本申请只需增加很少的面积开销，便能对触发器电路实现有较好的加固效果。解决了传统的加固方式面积开销较大，且在受到较高能量辐射时、或触发器所采用的晶体管工艺尺寸较小时因加固缺陷而发生单粒子翻转的问题。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种新式单粒子加固触发器电路，其特征在于，包括：并联在第一传输通道和第二传输通道之间的主级锁存器以及从级锁存器，所述主级锁存器以及所述从级锁存器的第一输入输出端与所述第一传输通道连接，所述主级锁存器以及所述从级锁存器的第二输入输出端与所述第二传输通道连接；

所述主级锁存器和/或所述从级锁存器的反馈环中设置有延迟元件；

所述延迟元件用于在所处的锁存器的数据保持过程，当该锁存器反馈环的第一节点受单粒子入射影响时，保持所述反馈环第二节点的电平不变，待电离辐射结束后恢复所述第一节点的电平。

2.如权利要求1所述的新式单粒子加固触发器电路，其特征在于，还包括：

第一反相器、第二反相器、第三反相器、第一时钟门控子电路、第二时钟门控子电路、第三时钟门控子电路与第四时钟门控子电路；

所述第一反相器的输入端以及所述第一时钟门控子电路的输入端作为所述触发器电路的输入端，所述第一反相器依次与所述第三时钟门控子电路、所述第四时钟门控子电路以及所述第三反相器相串联，所述第一时钟门控子电路的输出端依次与第二时钟门控子电路以及第二反相器相串联，所述第二反相器作为所述触发器电路的第一输出端，所述第三反相器的输出端作为所述触发器电路的第二输出端；

所述主级锁存器连接在所述第一时钟门控子电路的输出端与所述第三时钟门控子电路的输出端之间，所述从级锁存器连接在所述第二时钟门控子电路的输出端与所述第四时钟门控子电路的输出端之间。

3.如权利要求1所述的新式单粒子加固触发器电路，其特征在于，所述延迟元件包括电阻以及门控开关，所述电阻与所述门控开关并联，所述电阻以及所述门控开关的第一端作为所述延迟元件的输入端，所述电阻以及所述门控开关的第二端作为所述延迟元件的输出端；

所述门控开关用于在所处的锁存器的数据保持过程，进行断开，当该锁存器反馈环的第一节点受单粒子入射影响时，利用延迟元件的负载特性保持所述反馈环第二节点的电平不变，待电离辐射结束后恢复所述第一节点的电平。

4.如权利要求1所述的新式单粒子加固触发器电路，其特征在于，所述延迟元件还包括电容与门控开关，所述电容的一端与所述门控开关的一端串联，所述门控开关的另一端作为所述延迟元件的输入端与输出端，所述电容的另一端接固定电平；

所述门控开关用于在所处的锁存器的数据保持过程，进行闭合，当该锁存器反馈环的第一节点受单粒子入射影响时，利用延迟元件的负载特性保持所述反馈环第二节点的电平不变，待电离辐射结束后恢复所述第一节点的电平。

5.如权利要求1所述的新式单粒子加固触发器电路，其特征在于，所述主级锁存器的反馈环中设置有所述延迟元件，所述主级锁存器包括第四反相器与第五反相器；

所述第四反相器与所述第五反相器并联，所述第四反相器的输入端以及所述第五反相器的输出端作为所述主级锁存器的第一输入输出端，所述第四反相器的输出端以及所述第五反相器的输入端作为所述主级锁存器的第二输入输出端；

所述第四反相器所在的支路和/或所述第五反相器所在的支路设置有所述延迟元件。

6.如权利要求5所述的新式单粒子加固触发器电路，其特征在于，所述第四反相器以及所述第五反相器所在的支路均设置有所述延迟元件，所述延迟元件包括：第一延迟元件与第二延迟元件，所述第一延迟元件设置在所述主级锁存器反馈环的第一节点与所述第四反相器的输入端之间，所述第二延迟元件设置在所述主级锁存器反馈环的第二节点与所述第五反相器的输入端之间。

7.如权利要求5所述的新式单粒子加固触发器电路，其特征在于，所述第四反相器所在的支路设置有所述延迟元件，所述延迟元件设置在所述主级锁存器反馈环的第一节点与所述第四反相器的输入端之间。

8.如权利要求5所述的新式单粒子加固触发器电路，其特征在于，所述第五反相器所在的支路设置有所述延迟元件，所述延迟元件设置在所述主级锁存器反馈环的第二节点与所述第五反相器的输入端连接。

9.如权利要求1所述的新式单粒子加固触发器电路，其特征在于，所述从级锁存器的反馈环中设置有所述延迟元件，所述从级锁存器包括第六反相器与第七反相器；

所述第六反相器与所述第七反相器并联，所述第六反相器的输入端以及所述第七反相器的输出端作为所述从级锁存器的第一输入输出端，所述第六反相器的输出端以及所述第七反相器的输入端作为所述从级锁存器的第二输入输出端；

所述第六反相器所在的支路和/或所述第七反相器所在的支路设置有所述延迟元件。

10.如权利要求9所述的新式单粒子加固触发器电路，其特征在于，所述第六反相器与所述第七反相器所在的支路均设置有所述延迟元件，所述延迟元件包括：第一延迟元件与第二延迟元件，所述第一延迟元件设置在所述从级锁存器反馈环的第一节点与所述第六反相器的输入端之间，所述第二延迟元件设置在所述从级锁存器反馈环的第二节点与所述第七反相器的输入端之间。

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