CN109637567B - 一种监测触发器是否发生翻转的边沿检测电路及触发器 - Google Patents

一种监测触发器是否发生翻转的边沿检测电路及触发器 Download PDF

Info

Publication number
CN109637567B
CN109637567B CN201811554714.1A CN201811554714A CN109637567B CN 109637567 B CN109637567 B CN 109637567B CN 201811554714 A CN201811554714 A CN 201811554714A CN 109637567 B CN109637567 B CN 109637567B
Authority
CN
China
Prior art keywords
node
gate
flip
source
flop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201811554714.1A
Other languages
English (en)
Other versions
CN109637567A (zh
Inventor
王天琦
刘超铭
齐春华
马国亮
张延清
霍明学
肖立伊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Harbin Institute of Technology
Original Assignee
Harbin Institute of Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Harbin Institute of Technology filed Critical Harbin Institute of Technology
Priority to CN201811554714.1A priority Critical patent/CN109637567B/zh
Publication of CN109637567A publication Critical patent/CN109637567A/zh
Application granted granted Critical
Publication of CN109637567B publication Critical patent/CN109637567B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

一种监测触发器是否发生翻转的边沿检测电路及触发器，它涉及一种边沿检测电路及触发器。本发明要解决SETTOFF触发器对SEU软错误的在线监测和修正以及检测SET和TE错误过程中，SETTOFF触发器中原沿检测(TD)电路中的晶体管尺寸不能采用最小尺寸来实现而必须要经过特定的设计，从而增大了TD电路输入和输出之间的传播延迟，进而产生毛刺脉冲引发流水线的重写操作的问题。本发明设计了用于监测流水线中的触发器是否发生翻转的沿检测电路，并且通过合理的监测机制实现了对D触发器单粒子翻转效应的监测和纠正以及对单粒子瞬态效应和时序错误的监测功能，本发明应用于触发器领域。

Description

一种监测触发器是否发生翻转的边沿检测电路及触发器
技术领域
本发明涉及边沿检测电路及触发器领域，具体涉及一种监测流水线中的触发器是否发生翻转的边沿检测电路及触发器。
背景技术
随着工艺尺寸的不断缩减，由辐射效应所导致的软错误变得越来越严重。当高能粒子轰击到存储单元的某一节点时，该节点的存储状态将发生翻转，从而诱发整个存储单元的翻转，这就是所谓的单粒子翻转效应(Single Event Upset，SEU)。对于发生在SRAM存储器上的SEU，可以利用错误纠码(Error Correction Codes,ECC)进行保护，然而，发生在触发器中的SEU则很难采用ECC的方法加以纠正，这是由于触发器广泛地分布在整个芯片系统中。
为了对SEU进行容错，截止到目前，研究人员提出了多种类型的抗辐射加固触发器结构，RazorII结构就是其中一款具有代表性的抗辐射加固触发器结构。RazorII结构不仅对特定的软错误具备容忍能力，而且对时序错误(Timing Error)也具备检测的能力。然而，正如Y.Lin等人所指出的，RazorII结构不具备完全抵抗SEU的能力，并且在高速数据处理中RazorII结构消耗的功耗也较高。为了进一步提高RazorII结构触发器的性能，Y.Lin等人在2014年,Electronics and Computer Science,University of Southampton上发表的“ALow-Cost Radiation Hardened Flip-Flop”文章中，提出了一种具有软错误和时序错误容忍能力的触发器结构(Soft-Error-and Timing-error-Tolerant flip-flop,SETTOFF)，如图1所示。
SETTOFF触发器同时具备了对SEU软错误的在线监测和修正以及检测SET和TE错误的能力。然而通过研究易知，SETTOFF触发器中的边沿检测电路(Transition Detector，TD)是依赖于时间的电路模块(如图2所示)，这使得TD电路中的晶体管尺寸不能采用最小尺寸来实现而必须要经过特定的设计，从而保证有足够的时间对输出节点进行放电。这一特殊需求增大了TD电路输入和输出之间的传播延迟，从而使SETTOFF触发器的输出信号在纠正SEU错误后将产生不能忽略的毛刺脉冲(Correction Glitch，CG)。该毛刺脉冲将被下一级触发器以SET的形式捕获，并引发流水线的重写操作。如何解决SETTOFF触发器的输出信号在纠正SEU错误后产生毛刺脉冲，以及TD电路中的晶体管尺寸不能采用最小尺寸来实现而必须要经过特定的设计是目前技术人员所面临的困难所在。
发明内容
本发明的目的是为了解决SETTOFF触发器对SEU软错误的在线监测和修正以及检测SET和TE错误过程中，TD电路中的晶体管尺寸不能采用最小尺寸来实现而必须要经过特定的设计，从而增大了TD电路输入和输出之间的传播延迟，进而产生毛刺脉冲引发流水线的重写操作的问题。
本发明的一种监测触发器是否发生翻转的边沿检测电路，它由6个PMOS晶体管、8个NMOS晶体管和两个传输门组成；
其中，所述的6个PMOS晶体管分别为PMOS晶体管P1至P6；8个NMOS晶体管分别为N1至N8；传输门为TG1和TG2；TG1和TG2均由一个NMOS晶体管和一个PMOS晶体管组成；
PMOS晶体管P1的漏极连接到节点X1，其栅极连接到节点An，其源极连接到电源；PMOS晶体管P2的漏极连接到节点X3，其栅极连接到节点An，其源极连接到电源；PMOS晶体管P3的漏极连接到NMOS晶体管N3的源极，其栅极连接到节点X2，其源极连接到电源；PMOS晶体管P4的漏极连接到节点X2，其栅极连接到节点X1，其源极连接到电源；PMOS晶体管P5的漏极连接到NMOS晶体管N4的源级，其栅极连接到节点X4，其源极连接到电源；PMOS晶体管P6的漏极连接到节点X4，其栅极连接到节点X3，其源极连接到电源；NMOS晶体管N1的漏极连接到节点A，其栅极连接到节点B，其源极连接到节点X1；NMOS晶体管N2的漏极连接到节点A，其栅极连接到节点Bn，其源极连接到节点X3；NMOS晶体管N3的漏极连接到节点P1，其栅极连接到节点Bn，其源极连接到PMOS晶体管P3的漏极；NMOS晶体管N4的漏极连接到X3，其栅极连接到节点B，其源极连接到PMOS晶体管P5的漏极；NMOS晶体管N5的漏极连接到NMOS晶体管N3的源极，其栅极连接到节点X2，其源极连接到地；NMOS晶体管N6的源极连接到地，其栅极连接到节点X1，其漏极连接到节点X2；NMOS晶体管N7的漏极连接到NMOS晶体管N4的源极，其栅极连接到节点X4，其源极连接到地；NMOS晶体管N8的漏极连接到节点X4，其栅极连接到节点X3，其源极连接到地；传输门TG1一端与节点X2相连，另一端与节点Y相连；传输门TG2一端与节点X4相连，另一端与节点Y相连。
本发明的一种触发器，所述的触发器包括上述所述边沿检测电路。
本发明包含以下有益效果：
(1)、本发明的预放型沿检测电路NTD的输出信号总是在时钟的高电平周期进行放电，并且在时钟的低电平周期对触发器mainFF的存储状态进行监测，这也保证了在进入检测阶段(低电平时钟周期)时，Y信号总是以低电平逻辑状态开始监测工作；(2)、本发明所提出的预放型沿检测电路为不依赖于时间延迟的电路模块，它可以用最小尺寸的晶体管来实现，即沿检测电路NTD拥有较小的面积和极短的QQ信号到ErrorSEU信号的传播延迟，传播延迟的减小有效地减小了NFF触发器输出端的纠错毛刺脉冲宽度。
从图5可以看出，本发明所提出的NTD沿检测电路能够检测到错误信号并置位ErrorSEU信号，从而最终修正NFF触发器的输出端以确保输出正确的结果，并且信号ErrorSEU将在下一高电平时钟周期被重新复位。对比图6中SETTOFF触发器的仿真结果可知，本发明所重构NFF触发器的输出端纠错毛刺脉宽很小，很难被后级电路所捕获，因此可以忽略，然而SETTOFF触发器则产生了较大的纠错毛刺脉宽。
本发明在注入电荷量为114fC的条件下对NFF触发器进行了蒙特卡洛仿真，结果表明在工艺参数波动的情况下，本发明采用预放型沿检测电路NTD构建的NFF触发器依然能够正确地实现对SEU的检测和纠正，经统计测量可知其纠错毛刺半高宽的平均值小于10ps。这一宽度在穿过组合逻辑电路时将在电学屏蔽的作用下完全滤除，不会对后级存储电路产生影响，即不会引起后级存储电路对其产生的误捕获，因此相比于SETTOFF触发器，采用预放型沿检测电路NTD构建的NFF触发器降低了在辐射环境下处理相同数据总量所需的时间，从而降低了功耗。
附图说明
图1为SETTOFF触发器结构图；
图2为SETTOFF触发器中的边沿检测电路图；
图3为本发明的预放型沿检测电路图；
图4为采用本发明的预放型沿检测电路重构的SETTOFF触发器结构(NFF)图；
图5为单粒子效应下采用本发明的预放型沿检测电路重构的SETTOFF触发器结构(NFF)仿真结果图；
图6为单粒子效应下SETTOFF触发器结构(NFF)仿真结果图；
图7为SETTOFF触发器结构(NFF)在SEU下的蒙特卡洛仿真结果图。
具体实施方式
具体实施方式一：本实施方式的一种监测触发器是否发生翻转的边沿检测电路，它由6个PMOS晶体管、8个NMOS晶体管和两个传输门组成；
其中，所述的6个PMOS晶体管分别为PMOS晶体管P1至P6；8个NMOS晶体管分别为N1至N8；传输门为TG1和TG2；TG1和TG2均由一个NMOS晶体管和一个PMOS晶体管组成；
PMOS晶体管P1的漏极连接到节点X1，其栅极连接到节点An，其源极连接到电源；PMOS晶体管P2的漏极连接到节点X3，其栅极连接到节点An，其源极连接到电源；PMOS晶体管P3的漏极连接到NMOS晶体管N3的源极，其栅极连接到节点X2，其源极连接到电源；PMOS晶体管P4的漏极连接到节点X2，其栅极连接到节点X1，其源极连接到电源；PMOS晶体管P5的漏极连接到NMOS晶体管N4的源级，其栅极连接到节点X4，其源极连接到电源；PMOS晶体管P6的漏极连接到节点X4，其栅极连接到节点X3，其源极连接到电源；NMOS晶体管N1的漏极连接到节点A，其栅极连接到节点B，其源极连接到节点X1；NMOS晶体管N2的漏极连接到节点A，其栅极连接到节点Bn，其源极连接到节点X3；NMOS晶体管N3的漏极连接到节点P1，其栅极连接到节点Bn，其源极连接到PMOS晶体管P3的漏极；NMOS晶体管N4的漏极连接到X3，其栅极连接到节点B，其源极连接到PMOS晶体管P5的漏极；NMOS晶体管N5的漏极连接到NMOS晶体管N3的源极，其栅极连接到节点X2，其源极连接到地；NMOS晶体管N6的源极连接到地，其栅极连接到节点X1，其漏极连接到节点X2；NMOS晶体管N7的漏极连接到NMOS晶体管N4的源极，其栅极连接到节点X4，其源极连接到地；NMOS晶体管N8的漏极连接到节点X4，其栅极连接到节点X3，其源极连接到地；传输门TG1一端与节点X2相连，另一端与节点Y相连；传输门TG2一端与节点X4相连，另一端与节点Y相连。
具体实施方式二：本实施方式与具体实施方式一不同的是：输入信号由节点A输入；输入信号被分成两路形成反馈回路I和II，通过传输门TG1和TG2分别在时钟信号的高电平周期和低电平周期交替作用到节点Y；反馈回路I由一个预充PMOS晶体管P1、一个单管传输管N3以及两个反相器组成，其中两个反相器分别由晶体管P3和N5以及P4和N6组成；反馈回路II由一个预充PMOS晶体管P2、一个单管传输管N4以及两个反相器组成，其中两个反相器分别由晶体管P5和N7以及P6和N8组成。其它与具体实施方式一相同。
具体实施方式三：本实施方式与具体实施方式一不同的是：反馈回路I和II均包含一个预充晶体管、一个传输管和两个反相器；其中，所述的预充晶体管为P1或P2，传输管为N3或N4。其它与具体实施方式一相同。
具体实施方式四：本实施方式与具体实施方式一不同的是：所述的边沿检测电路为预放型边沿检测电路。其它与具体实施方式一相同。
具体实施方式五：本实施方式一种触发器，所述的触发器包括具体实施方式一至四中任意一项所述边沿检测电路。
具体实施方式六：本实施方式与具体实施方式五不同的是：所述的触发器为上升沿D触发器；
所述的上升沿D触发器的互补信号输出端QQ和QQn分别与预放型边沿检测电路NTD的互补信号输入端B和BN相连，上升沿D触发器输入端分别与D和CLK信号相连接；预放型边沿检测电路NTD的互补输入信号A和An分别与时钟的互补信号CLK和CLKn相连，其另一互补输入信号与mainFF触发器的互补输出信号QQ和QQn相连；预放型边沿检测电路NTD输出信号Y命名为ErrorSEU输出信号且与异或非门XNOR1相连；异或非门XNOR1的一个输入端与预放型边沿检测电路NTD的输出端Y相连，其另一输入端与MainFF触发器的输出端QQn相连，异或非门XNOR1输出命名为输出信号Q且与异或非门XNOR2的一个输入端相连；异或非门XNOR2的一个输入端与输入信号D及MainFF触发器的一个输入端相连，其另一输入端与输出信号ErrorSEU及异或非门XNOR2的一个输入端相连，其输出端与ErrorFF触发器的一个输入端相连；ErrorFF触发器的一个输入端与异或非门XNOR2的输出相连，其另一输入端与输入信号CLK+△T相连，其输出信号命名为Error输出信号。
其它与具体实施方式五相同。
具体实施方式七：本实施方式与具体实施方式五不同的是：所述的触发器为下降沿D触发器；
所述的下降沿D触发器的互补信号输出端QQn和QQ分别与预放型边沿检测电路NTD的互补信号输入端B和BN相连，下降沿D触发器输入端分别与D和CLK信号相连接；预放型边沿检测电路NTD的互补输入信号A和An分别与时钟的互补信号CLKn和CLK相连，其另一互补输入信号Bn和B分别与mainFF触发器的互补输出信号QQ和QQn相连；预放型边沿检测电路NTD输出信号Y命名为ErrorSEU输出信号且与异或非门XNOR1相连；异或非门XNOR1的一个输入端与预放型边沿检测电路NTD的输出端Y相连，其另一输入端与MainFF触发器的输出端QQn相连，异或非门XNOR1输出命名为输出信号Q且与异或非门XNOR2的一个输入端相连；异或非门XNOR2的一个输入端与输入信号D及MainFF触发器的一个输入端相连，其另一输入端与输出信号ErrorSEU及异或非门XNOR2的一个输入端相连，其输出端与ErrorFF触发器的一个输入端相连；ErrorFF触发器的一个输入端与异或非门XNOR2的输出相连，其另一输入端与输入信号CLK+△T相连，其输出信号命名为Error输出信号。
其它与具体实施方式五相同。
本发明内容不仅限于上述各实施方式的内容，其中一个或几个具体实施方式的组合同样也可以实现发明的目的。
通过以下实施例验证本发明的有益效果：
实施例1
本实施例设计的沿检测电路结构如图3所示，并在SMIC 65nm CMOS工艺中进行了实现。所提出的预放型沿检测电路(New Transition Detector，NTD)，它由6个PMOS晶体管、8个NMOS晶体管和两个传输门(其中TG1和TG2各由一个NMOS晶体管和一个PMOS晶体管组成)组成。
其结构描述如下：PMOS晶体管(P1)的漏极连接到节点X1，其栅极连接到节点An，其源极连接到电源；PMOS晶体管(P2)的漏极连接到节点X3，其栅极连接到节点An，其源极连接到电源；PMOS晶体管(P3)的漏极连接到NMOS晶体管(N3)的源极，其栅极连接到节点X2，其源极连接到电源；PMOS晶体管(P4)的漏极连接到节点X2，其栅极连接到节点X1，其源极连接到电源；PMOS晶体管(P5)的漏极连接到NMOS晶体管(N4)的源级，其栅极连接到节点X4，其源极连接到电源；PMOS晶体管(P6)的漏极连接到节点X4，其栅极连接到节点X3，其源极连接到电源；NMOS晶体管(N1)的漏极连接到节点A，其栅极连接到节点B，其源极连接到节点X1；NMOS晶体管(N2)的漏极连接到节点A，其栅极连接到节点Bn，其源极连接到节点X3；NMOS晶体管(N3)的漏极连接到节点P1，其栅极连接到节点Bn，其源极连接到PMOS晶体管(P3)的漏极；NMOS晶体管(N4)的漏极连接到X3，其栅极连接到节点B，其源极连接到PMOS晶体管(P5)的漏极；NMOS晶体管(N5)的漏极连接到NMOS晶体管(N3)的源极，其栅极连接到节点X2，其源极连接到地；NMOS晶体管(N6)的源极连接到地，其栅极连接到节点X1，其漏极连接到节点X2；NMOS晶体管(N7)的漏极连接到NMOS晶体管(N4)的源极，其栅极连接到节点X4，其源极连接到地；NMOS晶体管(N8)的漏极连接到节点X4，其栅极连接到节点X3，其源极连接到地；传输门TG1一端与节点X2相连，另一端与节点Y相连；传输门TG2一端与节点X4相连，另一端与节点Y相连。
从图3中可以看出，输入信号A被分成两路，这两路信号分别形成反馈回路(I和II)，并最终通过传输门TG1和TG2分别在时钟信号的高电平周期和低电平周期交替作用到输出端Y。反馈回路各包含一个预充晶体管P1(或P2)，一个传输管N3(或N4)以及两个反相器。
预放型沿检测电路NTD的工作原理如下：当信号A为高电平时，晶体管P1和P2将节点X1和X3充电至高电平，同时在反相器的作用下节点X2和X4放电到低电平，从而使NTD沿检测电路完成了对节点Y的预放电操作。此后，当信号B为高电平时，晶体管N1和N4以及传输门TG2开启，晶体管N2和N3以及传输门TG1关闭。信号X4通过传输门TG2驱动输出信号Y，同时Y信号在反馈环路II的作用下保持其存储状态，信号A通过传输管N1驱动节点X1进而驱动节点X2。当信号B为低电平时，晶体管N2和N3以及传输门TG1开启，晶体管N1和N4以及传输门TG2关闭。信号X2通过传输门TG1驱动输出信号Y，同时Y信号在反馈环路I的作用下保持其存储状态，信号A通过传输管N2驱动节点X3进而驱动节点X4。沿检测电路的真值表如表1所示，当信号A为高电平1时，无论信号B是否发生改变，输出节点Y都将被强制放电到低电平0；而当信号A为低电平0时，如果信号B发生改变(从0翻转到1或从1翻转到0)，则信号Y将被驱动到高电平逻辑状态，而如果信号B不发生变化，则输出信号Y会保持其前一逻辑状态不变。事实上，根据后文对NFF触发器检测模式的描述可知，Y信号的前一逻辑状态始终为0。
从上面对沿检测电路工作原理的描述易知，本文所提出的沿检测电路在信号A的高电平周期完成对输出信号Y的放电过程，在信号A的低电平周期完成对信号B的监测功能。
表1沿检测电路的真值表
Figure BDA0001911550230000071
实施例2
本实施例以上升沿D触发器为例进行阐述；
采用实施例1的预放型沿检测电路NTD重构的SETTOFF触发器(NFF触发器)结构原理如图4所示：由图4可知，上升沿主触发器(mainFF)的互补信号输出端QQ和QQn分别与沿检测电路(NTD)的互补信号输入端B和BN相连，器输入端分别与D和CLK信号相连接；沿检测电路(NTD)的互补输入信号A和An分别与时钟的互补信号CLK和CLKn相连，其另一互补输入信号与mainFF触发器的互补输出信号QQ和QQn相连，其输出信号Y命名为ErrorSEU输出信号且与异或非门XNOR1相连；异或非门XNOR1的一个输入端与沿检测电路(NTD)的输出端(Y)相连，其另一输入端与MainFF触发器的输出端QQn相连，异或非门XNOR1输出命名为输出信号(Q)且与异或非门XNOR2的一个输入端相连；异或非门XNOR2的一个输入端与输入信号D及MainFF触发器的一个输入端相连，其另一输入端与输出信号ErrorSEU及异或非门XNOR2的一个输入端相连，其输出端与ErrorFF触发器的一个输入端相连；ErrorFF触发器的一个输入端与异或非门XNOR2的输出相连，其另一输入端与输入信号CLK+△T相连，其输出信号命名为Error输出信号。
其工作原理如下：当NFF触发器上电工作时，沿检测电路在第一个高电平时钟周期完成对输出节点Y的放电操作，此后NFF触发器进入正常工作模式。当时钟信号CLK为低电平时，上升沿D触发器(mainFF)中的主锁存器采样输入D信号，当时钟信号变成高电平时，上升沿D触发器(mainFF)中的从锁存器工作在传输模式下。与此同时根据表1中沿检测电路的真值表易知，输出信号ErrorSEU(Y)被强制放电到逻辑低电平。当时钟信号CLK再次变为低电平时，上升沿D触发器(mainFF)的从锁存器工作在保持模式，同时沿检测电路工作在检测模式下对信号B进行检测。假设信号CLK为低电平时，从锁存器存储逻辑高电平，即QQ＝1，QQn＝0。此时晶体管N1、N4以及传输门TG2开启，晶体管N2、N3和传输门TG1关闭。沿检测电路的输出信号ErrorSEU(Y)通过传输门TG2保持低电平逻辑状态，节点X1采样低电平时钟信号CLK(A)，从而驱动节点X2为高电平。如果此时节点QQ发生翻转(从1翻转到0)，晶体管N1、N4和传输门TG2关闭，晶体管N2、N3和传输门TG1开启，进而使输出节点ErrorSEU(Y)变为高电平。这也就是说信号ErrorSEU仅仅需要一个传输门TG1的延迟即可变成高电平，之后在异或非门XNOR1的作用下，NFF的输出信号Q将恢复回原来的逻辑状态1；如果此时QQ没有发生单粒子翻转事件，则输出信号Q将保持其原状态不变。
实施例3
本实施例以下降沿D触发器为例进行阐述；
采用实施例1的预放型沿检测电路NTD重构的SETTOFF触发器(NFF触发器)；结构与实施例3相似，不同之处在于：信号A与信号CLKn相连，信号An与CLK相连，信号B与QQn信号相连，信号Bn与QQ信号相连。其它与实施例2相同。
根据实施例2和3的内容可以得出以下两条结论：(1)、沿检测电路NTD的输出信号总是在时钟的高电平周期进行放电。从而确保了在从锁存器的保持阶段对其存储状态进行监测，也保证了表1中Y信号的前一状态为低电平0；(2)、本实施例所提出的沿检测电路为不依赖于时间延迟的电路模块，它可以用最小尺寸的晶体管来实现，即沿检测电路NTD拥有较小的面积和极短的QQ信号到ErrorSEU信号的传播延迟，传播延迟的减小有效地减小了NFF触发器输出端的纠错毛刺脉冲宽度。NFF触发器容忍单粒子瞬态效应(Single EventTransient，SET)和时序错误(Timing Error，TE)的工作原理与SETTOFF触发器相类似，在此不做详细阐述。

Claims (6)

1.一种监测触发器是否发生翻转的边沿检测电路，其特征在于它由6个PMOS晶体管、8个NMOS晶体管和两个传输门组成；
其中，所述的6个PMOS晶体管分别为PMOS晶体管P1至P6；8个NMOS晶体管分别为N1至N8；传输门为TG1和TG2；TG1和TG2均由一个NMOS晶体管和一个PMOS晶体管组成；
PMOS晶体管P1的漏极连接到节点X1，其栅极连接到节点An，其源极连接到电源；PMOS晶体管P2的漏极连接到节点X3，其栅极连接到节点An，其源极连接到电源；PMOS晶体管P3的漏极连接到NMOS晶体管N3的源极，其栅极连接到节点X2，其源极连接到电源；PMOS晶体管P4的漏极连接到节点X2，其栅极连接到节点X1，其源极连接到电源；PMOS晶体管P5的漏极连接到NMOS晶体管N4的源级，其栅极连接到节点X4，其源极连接到电源；PMOS晶体管P6的漏极连接到节点X4，其栅极连接到节点X3，其源极连接到电源；NMOS晶体管N1的漏极连接到节点A，其栅极连接到节点B，其源极连接到节点X1；NMOS晶体管N2的漏极连接到节点A，其栅极连接到节点Bn，其源极连接到节点X3；NMOS晶体管N3的漏极连接到节点P1，其栅极连接到节点Bn，其源极连接到PMOS晶体管P3的漏极；NMOS晶体管N4的漏极连接到X3，其栅极连接到节点B，其源极连接到PMOS晶体管P5的漏极；NMOS晶体管N5的漏极连接到NMOS晶体管N3的源极，其栅极连接到节点X2，其源极连接到地；NMOS晶体管N6的源极连接到地，其栅极连接到节点X1，其漏极连接到节点X2；NMOS晶体管N7的漏极连接到NMOS晶体管N4的源极，其栅极连接到节点X4，其源极连接到地；NMOS晶体管N8的漏极连接到节点X4，其栅极连接到节点X3，其源极连接到地；传输门TG1一端与节点X2相连，另一端与节点Y相连；传输门TG2一端与节点X4相连，另一端与节点Y相连。
2.根据权利要求1所述的一种监测触发器是否发生翻转的边沿检测电路，其特征在于输入信号由节点A输入；输入信号被分成两路形成反馈回路I和II，通过传输门TG1和TG2分别在时钟信号的高电平周期和低电平周期交替作用到节点Y；反馈回路I由一个预充PMOS晶体管P1、一个单管传输管N3以及两个反相器组成，其中两个反相器分别由晶体管P3和N5以及P4和N6组成；反馈回路II由一个预充PMOS晶体管P2、一个单管传输管N4以及两个反相器组成，其中两个反相器分别由晶体管P5和N7以及P6和N8组成。
3.根据权利要求1所述的一种监测触发器是否发生翻转的边沿检测电路，其特征在于反馈回路I由一个预充PMOS晶体管P1、一个单管传输管N3以及两个反相器组成；反馈回路II由一个预充PMOS晶体管P2、一个单管传输管N4以及两个反相器组成。
4.一种触发器，其特征在于所述的触发器包括权利要求1-3中任意一项所述边沿检测电路；所述的触发器包括D触发器、MainFF触发器和ErrorFF触发器；
所述的D触发器的互补信号输出端QQ和QQn分别与所述的边沿检测电路的互补信号输入端B和BN相连，D触发器输入端分别与D和CLK信号相连接；所述的边沿检测电路的互补输入信号A和An分别与时钟的互补信号CLK和CLKn相连，其另一互补输入信号与MainFF触发器的互补输出信号QQ和QQn相连；所述的边沿检测电路输出信号Y命名为ErrorSEU输出信号且与异或非门XNOR1相连；异或非门XNOR1的一个输入端与所述的边沿检测电路的输出端Y相连，其另一输入端与MainFF触发器的输出端QQn相连，异或非门XNOR1输出命名为输出信号Q且与异或非门XNOR2的一个输入端相连；异或非门XNOR2的一个输入端与输入信号D及MainFF触发器的一个输入端相连，其另一输入端与输出信号ErrorSEU及异或非门XNOR2的一个输入端相连，其输出端与ErrorFF触发器的一个输入端相连；ErrorFF触发器的一个输入端与异或非门XNOR2的输出相连，其另一输入端与输入信号CLK+△T相连，其输出信号命名为Error输出信号。
5.根据权利要求4所述的一种触发器，其特征在于所述的D触发器为上升沿D触发器。
6.根据权利要求4所述的一种触发器，其特征在于所述的D触发器为下降沿D触发器。
CN201811554714.1A 2018-12-19 2018-12-19 一种监测触发器是否发生翻转的边沿检测电路及触发器 Expired - Fee Related CN109637567B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811554714.1A CN109637567B (zh) 2018-12-19 2018-12-19 一种监测触发器是否发生翻转的边沿检测电路及触发器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811554714.1A CN109637567B (zh) 2018-12-19 2018-12-19 一种监测触发器是否发生翻转的边沿检测电路及触发器

Publications (2)

Publication Number Publication Date
CN109637567A CN109637567A (zh) 2019-04-16
CN109637567B true CN109637567B (zh) 2021-06-01

Family

ID=66075256

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811554714.1A Expired - Fee Related CN109637567B (zh) 2018-12-19 2018-12-19 一种监测触发器是否发生翻转的边沿检测电路及触发器

Country Status (1)

Country Link
CN (1) CN109637567B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105141302A (zh) * 2015-07-24 2015-12-09 西安空间无线电技术研究所 一种基于时钟沿的单粒子翻转自检纠错电路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6696874B2 (en) * 2002-07-23 2004-02-24 Bae Systems, Information And Electronic Systems Integration, Inc. Single-event upset immune flip-flop circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105141302A (zh) * 2015-07-24 2015-12-09 西安空间无线电技术研究所 一种基于时钟沿的单粒子翻转自检纠错电路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
A Low-Cost, Radiation-Hardened Method for Pipeline Protection in Microprocessors;Yang Lin，Mark Zwolinski，Basel Halak;《 IEEE Transactions on Very Large Scale Integration (VLSI) Systems》;20160531;第24卷(第5期);第1688-1701页 *
基于简化电阻电容电路的单粒子效应应用研究;邓全; 王天琦; 李鹏; 张民选; 肖立伊;《计算机工程与科学》;20140331;第36卷(第3期);第420-425页 *

Also Published As

Publication number Publication date
CN109637567A (zh) 2019-04-16

Similar Documents

Publication Publication Date Title
US7373572B2 (en) System pulse latch and shadow pulse latch coupled to output joining circuit
US7523371B2 (en) System and shadow bistable circuits coupled to output joining circuit
US7236001B2 (en) Redundancy circuits hardened against single event upsets
US7212056B1 (en) Radiation hardened latch
CN108134597B (zh) 一种三个内部节点翻转完全免疫的锁存器
US9768757B1 (en) Register circuitry with asynchronous system reset
US7546519B2 (en) Method and apparatus for detecting and correcting soft-error upsets in latches
US7741877B2 (en) Circuit for distributing an initial signal with a tree structure, protected against logic random events
WO2018218898A1 (zh) 一种抗单粒子瞬态时钟树结构
US9467144B2 (en) Radiation hardened digital circuit
Nan et al. Low cost and highly reliable hardened latch design for nanoscale CMOS technology
She et al. SEU tolerant latch based on error detection
CN103957001A (zh) 能够抵抗双节点翻转的锁存器
Xuan et al. SEU hardened flip-flop based on dynamic logic
US7782107B2 (en) Method and apparatus for an event tolerant storage circuit
Devarapalli et al. SEU-hardened dual data rate flip-flop using C-elements
US8581652B2 (en) Flip-flop circuit, semiconductor device and electronic apparatus
CN109637567B (zh) 一种监测触发器是否发生翻转的边沿检测电路及触发器
Rossi et al. Transient fault and soft error on-die monitoring scheme
US8181074B2 (en) Soft error recoverable storage element and soft error protection technique
JP5707964B2 (ja) ラッチ回路およびデータ保持回路
Nan et al. Novel soft error hardening design of nanoscale CMOS latch
CN110838834B (zh) 一种抗单粒子翻转加固的改进型quatro d触发器
CN111487472B (zh) 一种测量单粒子瞬态脉冲宽度的电路结构
US20200099378A1 (en) Circuit for detection of single bit upsets in generation of internal clock for memory

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20210601

Termination date: 20211219

CF01 Termination of patent right due to non-payment of annual fee