CN115225064A

CN115225064A - D触发器

Info

Publication number: CN115225064A
Application number: CN202210586273.3A
Authority: CN
Inventors: 彭超; 雷志锋; 张战刚; 何玉娟; 肖庆忠
Original assignee: China Electronic Product Reliability and Environmental Testing Research Institute
Current assignee: China Electronic Product Reliability and Environmental Testing Research Institute
Priority date: 2022-05-27
Filing date: 2022-05-27
Publication date: 2022-10-21

Abstract

本发明涉及一种D触发器，包括时钟输入模块，用于接收外部时钟信号，并根据所述外部时钟信号生成延时时钟信号和直通时钟信号，生成第一时钟信号和第二时钟信号；数据输入模块，与所述时钟输入模块连接，用于接收外部数据信号，响应于所述第一时钟信号和所述第二时钟信号，根据所述外部数据信号输出第一数据信号和第二数据信号；置位复位模块，用于接收置位信号和复位信号，根据所述置位信号生成置位控制信号，根据所述复位信号生成复位控制信号；锁存器模块，与所述时钟输入模块、所述数据输入模块、所述置位复位模块连接，用于基于所述置位控制信号、所述复位控制信号对所述外部数据信号进行锁存。采用本申请提供的D触发器可以抗单粒子辐射。

Description

D触发器

技术领域

本发明涉及集成电路技术领域，尤其涉及一种抗单粒子辐射效应的D触发器。

背景技术

空间应用的晶体管电路会受到来自空间辐射环境释放的高能粒子的影响，辐射粒子导致的失效是集成电路空间应用时面临的主要可靠性问题。其中，D触发器作为集成电路中使用最多的时序单元之一，其抗辐射性能成为决定集成电路抗辐射水平的关键。D触发器面临的主要辐射效应包括：单粒子翻转(Single Event Upset，SEU)效应和单粒子瞬态脉冲(Single Event Transient，SET)效应。 SEU是指单个高能粒子入射到D触发器中，可能导致触发器存储的状态发生翻转；而SET是指单个高能粒子入射到组合电路的敏感节点会产生一个瞬态脉冲向下级不断传播，如果该错误的脉冲传到D触发器时正好被锁存，则会造成D触发器存储状态的错误。随着半导体工艺节点的不断缩小，MOS器件的特征尺寸、工作电压和电容等也在不断减小，会导致集成电路面临越来越严重的SET 效应的风险。同时，由于电路的工作频率不断增加，SEU效应的影响越来越显著。组合逻辑中的SET对单粒子翻转率的贡献随着电路工作频率的增加而增加。当工艺节点降到100nm以下时，单粒子入射到组合逻辑电路产生的SET脉冲宽度大致与信号脉冲宽度相当，其最终被存储单元锁存并导致单粒子翻转的概率也越来越大。基于此，抗SEU和SEL加固的D触发器的设计对于开发适合空间应用的电子系统意义重大。

发明内容

基于此，有必要提供一种可以抗单粒子辐射效应的加固D触发器。

一种D触发器，包括：

时钟输入模块，用于接收外部时钟信号，并根据所述外部时钟信号生成延时时钟信号和直通时钟信号，并根据所述延时时钟信号和所述直通时钟信号生成第一时钟信号和第二时钟信号，其中，所述延时时钟信号相对于所述直通时钟信号延时输出，所述延时大于所述外部时钟信号中的单粒子瞬态脉冲宽度；

数据输入模块，与所述时钟输入模块连接，用于接收外部数据信号，并响应于所述第一时钟信号和所述第二时钟信号，根据所述外部数据信号分别输出第一数据信号和第二数据信号；

置位复位模块，用于接收置位信号和复位信号，根据所述置位信号生成置位控制信号，并根据所述复位信号生成复位控制信号；

锁存器模块，分别与所述时钟输入模块、所述数据输入模块、所述置位复位模块连接，用于响应于所述第一时钟信号和所述第二时钟信号，并基于所述置位控制信号、所述复位控制信号对所述外部数据信号进行锁存。

在其中一个实施例中，所述时钟输入模块包括：

第一延时单元，用于接收所述外部时钟信号并对所述外部时钟信号进行延时处理以得到所述延时时钟信号；

第一直通单元，用于接收所述外部时钟信号，并生成所述直通时钟信号；

第一反相单元，分别与所述第一延时单元、所述第一直通单元连接，用于根据所述延时时钟信号和所述直通时钟信号生成所述第一时钟信号；

第二反相单元，与所述第一反相单元连接，用于对所述第一时钟信号进行反相处理，生成所述第二时钟信号。

在其中一个实施例中，第一反相单元包括：

第一时钟上拉管阵列，包括第一PMOS管和第二PMOS管，所述第一PMOS 管的栅极与所述第一直通单元连接，所述第一PMOS管的源极用于接收电源电压，所述第一PMOS管的漏极与所述第二PMOS管的源极连接；所述第二PMOS 管的栅极与所述第一延时单元连接，用于接收所述延时时钟信号；

第一时钟下拉管阵列，包括第一NMOS管和第二NMOS管，所述第一NMOS 管的栅极与所述第一直通单元连接，所述第一NMOS管的漏极分别与所述第二 PMOS管的漏极以及所述第二反相单元连接，用于输出所述第一时钟信号；所述第一NMOS管的源极与所述第二NMOS管的漏极连接，所述第二NMOS管的栅极与所述第一延时单元连接，所述第二NMOS管的源极接地。

在其中一个实施例中，所述置位复位模块包括：

置位电路，用于接收外部置位信号，根据所述外部置位信号生成延时置位信号和直通置位信号，并根据所述延时置位信号和所述直通置位信号生成置位控制信号；

复位电路，用于接收外部复位信号，根据所述外部复位信号生成延时复位信号和直通复位信号，并根据所述延时复位信号和所述直通复位信号生成复位控制信号。

在其中一个实施例中，所述置位电路包括：

第二延时单元，用于接收所述外部置位信号并对所述外部置位信号进行延时处理以得到所述延时置位信号；

第二直通单元，用于接收所述外部置位信号，并生成所述直通置位信号；

第一置位上拉管阵列和第一置位下拉管阵列，分别与所述第二延时单元、所述第二直通单元连接，用于根据所述延时置位信号和所述直通置位信号生成所述置位控制信号。

在其中一个实施例中，所述复位电路包括：

第三延时单元，用于接收所述外部复位信号并对所述外部复位信号进行延时处理以得到所述延时复位信号；

第三直通单元，用于接收所述外部复位信号，并生成所述直通复位信号；

第一复位上拉管阵列和第一复位下拉管阵列，分别与所述第三延时单元、所述第三直通单元连接，用于根据所述延时复位信号和所述直通复位信号生成所述复位控制信号。

在其中一个实施例中，所述数据输入模块包括：

第四延时单元，用于接收所述外部数据信号并将所述外部数据信号进行延时处理以得到延时数据信号；

第四直通单元，用于接收所述外部数据信号，并生成直通数据信号；

第三反相单元，分别与所述第四延时单元、所述第四直通单元连接，用于根据所述延时数据信号和所述直通数据信号生成数据控制信号；

第四反相单元，与所述第三反相单元连接，用于根据所述数据控制信号输出所述第一数据信号和所述第二数据信号。

在其中一个实施例中，所述第三反相单元包括：

第一数据上拉管阵列，包括第三PMOS管和第四PMOS管，所述第三PMOS 管的栅极与所述第四直通单元连接，所述第三PMOS管的源极用于接收电源电压，所述第三PMOS管的漏极与所述第四PMOS管的源极连接；所述第四PMOS 管的栅极与所述第四延时单元连接，用于接收所述延时数据信号；

第一数据下拉管阵列，包括第三NMOS管和第四NMOS管，所述第三NMOS 管的栅极与所述第四直通单元连接，所述第三NMOS管的漏极分别与所述第四 PMOS管的漏极以及所述第四反相单元连接，用于输出所述数据控制信号；所述第三NMOS管的源极与所述第四NMOS管的漏极连接，所述第四NMOS管的栅极与所述第四延时单元连接，所述第四NMOS管的源极接地。

在其中一个实施例中，所述第四反相单元包括：

第一数据输入反相器，用于接收所述数据控制信号，并根据所述数据控制信号输出所述第一数据信号；

第二数据输入反相器，用于接收所述数据控制信号，并根据所述数据控制信号输出所述第二数据信号。

在其中一个实施例中，所述锁存模块包括：

主锁存器，分别与所述时钟输入模块、所述置位复位模块以及所述数据输入模块连接，用于响应于所述第一时钟信号和所述第二时钟信号，并基于所述置位控制信号、所述复位控制信号对所述外部数据信号进行锁存，并输出第一锁存信号和第二锁存信号；

从锁存器，分别与所述时钟输入模块、所述置位复位模块以及所述主锁存器连接，用于响应于所述第一时钟信号和所述第二时钟信号，并基于所述置位控制信号、所述复位控制信号对所述第一锁存信号和所述第二锁存信号进行锁存，并输出第三锁存信号和第四锁存信号。

在其中一个实施例中，所述主锁存器包括：

第一锁存电路，分别与所述时钟输入模块、所述置位复位模块以及所述数据输入模块连接，用于响应于所述第一时钟信号和所述第二时钟信号，并基于所述置位控制信号、所述复位控制信号根据所述第一数据信号和所述第二数据信号输出所述第一锁存信号；第二锁存电路，分别与所述第一锁存电路、所述时钟输入模块、所述置位复位模块以及所述数据输入模块连接，用于响应于所述第一时钟信号和所述第二时钟信号，并基于所述置位控制信号、所述复位控制信号根据所述第一数据信号和所述第二数据信号输出所述第二锁存信号。

在其中一个实施例中，所述第一锁存电路包括：

第一接收单元，分别与所述时钟输入模块、所述置位复位模块连接；

第一互锁单元，包括第一上拉开关管组和第一下拉开关组，分别与所述第一接收单元和所述数据输入模块连接；

第一传输门，分别与所述第一互锁单元和所述时钟输入模块连接，用于输出所述第一锁存信号；

所述第二锁存电路包括：

第二接收单元，分别与所述时钟输入模块、所述置位复位模块连接；

第二互锁单元，包括第二上拉开关管组和第二下拉开关组，分别与所述第二接收单元、所述数据输入模块以及所述第一锁存电路连接；

第二传输门，分别与所述第二互锁单元和所述时钟输入模块连接，用于输出所述第二锁存信号。

在其中一个实施例中，所述从锁存器包括：

第三锁存电路，分别与所述时钟输入模块、所述置位复位模块以及所述主锁存器连接，用于响应于所述第一时钟信号和所述第二时钟信号，并基于所述置位控制信号、所述复位控制信号根据所述第一锁存信号和所述第二锁存信号输出所述第三锁存信号；

第四锁存电路，分别与所述第三锁存电路、所述时钟输入模块、所述置位复位模块以及所述主锁存器连接，用于响应于所述第一时钟信号和所述第二时钟信号，并基于所述置位控制信号、所述复位控制信号根据所述第一锁存信号和所述第二锁存信号输出所述第四锁存信号。

在其中一个实施例中，所述第三锁存电路包括：第三互锁单元，与所述主锁存器连接，用于输出所述第三锁存信号；

所述第四锁存电路包括：第四互锁单元，与所述数据输入模块以及所述第三锁存电路连接，用于输出所述第四锁存信号。

在其中一个实施例中，所述D触发器还包括输出模块，所述输出模块包括：

第一输出电路，与所述从锁存器连接，用于接收所述第三锁存信号并根据所述第三锁存信号输出第一总输出信号；

第二输出电路，与所述从锁存器连接，用于接收所述第四锁存信号并根据所述第四锁存信号输出第二总输出信号。

上述D触发器，通过时钟输入模块接收外部时钟信号，并根据所述外部时钟信号生成延时时钟信号和直通时钟信号，可以根据所述延时时钟信号和所述直通时钟信号，生成滤除单粒子影响的第一时钟信号和第二时钟信号；通过数据输入模块响应于所述第一时钟信号和所述第二时钟信号，并根据外部数据信号分别输出第一数据信号和第二数据信号；通过置位复位模块，接收置位信号和复位信号，并生成置位控制信号和复位控制信号；通过锁存器模块并基于所述置位控制信号、所述复位控制信号对所述外部数据信号进行锁存，在通过延时单元滤除单粒子效应对外部输入的时钟信号的影响的基础上，消除了SET、SEU效应对D触发器最终存储的信号的影响，使得D触发器实现了正确信号的存储。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例的D触发器的结构图；

图2为一实施例的时钟输入模块结构图；

图3为常规D触发器在SET效应下得到的仿真波形；

图4为加固D触发器在SET效应下得到的仿真波形；

图5为一实施例的置位电路的结构图；

图6为一实施例的复位电路的结构图；

图7为一实施例的数据输入模块的结构图；

图8为一实施例的主锁存器的结构图；

图9为常规D触发器在SEU效应下得到的仿真波形；

图10为加固D触发器在SEU效应下得到的仿真波形；

图11为一实施例的从锁存器的结构图；

图12为另一实施例的D触发器的结构图；

图13为一实施例的输出模块的结构图。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一延时单元称为第二延时单元，且类似地，可将第二延时单元称为第一延时单元。第一延时单元和第二延时单元两者都用于延时，但其不是同一电路支路中的延时单元。

可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。

在其中一个实施例中，如图1所示，提供了一种D触发器，包括时钟输入模块10、数据输入模块20、置位复位模块30、锁存器模块。

时钟输入模块10，用于接收外部时钟信号CLK，并根据所述外部时钟信号生成延时时钟信号和直通时钟信号，并根据所述延时时钟信号和所述直通时钟信号生成第一时钟信号CLK_bar和第二时钟信号CLK_。其中，所述延时时钟信号相对于所述直通时钟信号延时输出，且所述延时大于所述外部时钟信号中的单粒子瞬态脉冲宽度。

其中，由于所述延时时钟信号相对于所述直通时钟信号延时输出，当单粒子入射时，根据所述延时时钟信号和所述直通时钟信号生成的第一时钟信号 CLK_bar和第二时钟信号CLK_不会受到单粒子的影响，将维持正常输出，避免 D触发器根据错误的时钟信号锁存错误的信息。

数据输入模块20，与所述时钟输入模块10连接，用于接收外部数据信号D，并响应于所述第一时钟信号CLK_bar和所述第二时钟信号CLK_，在所述第一时钟信号CLK_bar和所述第二时钟信号CLK_的作用下，根据所述外部数据信号D分别输出第一数据信号D1和第二数据信号D1_。

其中，所述第一数据信号D1和所述第二数据信号D1_分为两路输出，在正常情况下，二者为相同的信号。

置位复位模块30，用于接收置位信号S和复位信号RN，根据所述置位信号S生成置位控制信号S_bar，并根据所述复位信号RN生成复位控制信号 RN_bar。

其中，所述置位信号S可以为“0”或“1”，所述置位控制信号S_bar与所述置位信号S相反，所述置位控制信号S_bar用于对所述锁存器模块进行置位控制；所述复位信号RN可以为“0”或“1”，所述复位控制信号RN_bar与所述复位信号RN相反，所述复位控制信号RN_bar用于对所述锁存器模块进行复位控制。

锁存器模块，分别与所述时钟输入模块10、所述数据输入模块20、所述置位复位模块30连接，用于接收所述第一时钟信号CLK_bar、第二时钟信号CLK、第一数据信号D1、第二数据信号D1_、置位控制信号S_bar和复位控制信号 RN_bar，并响应于所述第一时钟信号CLK_bar和所述第二时钟信号CLK_，基于所述置位控制信号S_bar、所述复位控制信号RN_bar对所述外部数据信号D 进行锁存。

其中，所述锁存器模块最终锁存的信号由所述第一数据信号D1、第二数据信号D1、置位控制信号S_bar和复位控制信号RN_bar共同决定。

本实施例中，通过时钟输入模块接收外部时钟信号，并根据所述外部时钟信号生成延时时钟信号和直通时钟信号，可以根据所述延时时钟信号和所述直通时钟信号，生成滤除单粒子影响的第一时钟信号和第二时钟信号；通过数据输入模块响应于所述第一时钟信号和所述第二时钟信号，并根据外部数据信号分别输出第一数据信号和第二数据信号；通过置位复位模块，接收置位信号和复位信号，并生成置位控制信号和复位控制信号；通过锁存器模块并基于所述置位控制信号、所述复位控制信号对所述外部数据信号进行锁存，在通过延时单元滤除单粒子效应对外部输入的时钟信号的影响的基础上，消除了单粒子效应对D触发器最终存储的信号的影响，使得D触发器实现了正确信号的存储。

在其中一个实施例中，如图2所示，所述时钟输入模块10包括第一延时单元101、第一直通单元102、第一反相单元103、第二反相单元104。

第一延时单元101，用于接收所述外部时钟信号CLK并对所述外部时钟信号CLK进行延时处理以得到所述延时时钟信号。其中，将所述第一延时单元101 的输出节点记为B。

第一直通单元102，用于接收所述外部时钟信号CLK，并生成所述直通时钟信号。

所述第一直通单元102可以为导线，用于传输所述外部时钟信号CLK，由所述第一直通单元102直接传输出来的外部时钟信号称为直通时钟信号。其中，将所述第一直通单元102的输出节点记为A。

其中，所述延时时钟信号相对于所述直通时钟信号延时输出，当单粒子入射导致所述外部时钟信号CLK出现瞬间的电平变化时，则导致同一时刻节点A与 B接收到的信号不一致。例如，当外部时钟信号CLK受到单粒子影响而发生电平变化时，节点A处接收到的信号也发生电平变化，而通过第一延时单元101 的延时，节点B处的电平变化延时到来，此时节点A与B的电平不相同。

第一反相单元103，分别与所述第一延时单元101、所述第一直通单元102 连接，用于根据所述延时时钟信号和所述直通时钟信号生成所述第一时钟信号 CLK_bar。

其中，所述第一反相单元103包括第一时钟上拉管阵列1031和第一时钟下拉管阵列1032。

所述第一时钟上拉管阵列1031，包括第一PMOS管M1和第二PMOS管 M2，所述第一PMOS管M1的栅极与所述第一直通单元102连接，用于接收所述直通时钟信号，所述第一PMOS管M1的源极用于接收电源电压VDD，所述第一PMOS管M1的漏极与所述第二PMOS管M2的源极连接。所述第二PMOS 管M2的栅极与所述第一延时单元101连接，用于接收所述延时时钟信号，并在所述延时时钟信号的作用下导通或关闭。

所述第一时钟下拉管阵列1032，包括第一NMOS管M3和第二NMOS管 M4，所述第一NMOS管M3的栅极与所述第一直通单元102连接，用于接收所述直通时钟信号；所述第一NMOS管M3的漏极分别与所述第二PMOS管M2 的漏极以及所述第二反相单元104连接，用于输出所述第一时钟信号CLK_bar 至所述第二反相单元104；所述第一NMOS管M3的源极与所述第二NMOS管M4的漏极连接。所述第二NMOS管M4的栅极与所述第一延时单元101连接，所述第二NMOS管的源极接地。

第二反相单元104，与所述第一反相单元103连接，用于对所述第一时钟信号CLK_bar进行反相处理，生成所述第二时钟信号CLK_。

具体的，所述第二反相单元104可以包括两个MOS管M5和M6。其中，M5和M6的栅极分别用于接收所述第一时钟信号CLK_bar，M5和M6的漏极用于根据所述第一时钟信号CLK_bar输出所述第二时钟信号CLK_。

其中，当单粒子入射时，由于节点A与B处的时钟信号不相同，A≠B，则 CLK_bar和CLK保持前一状态案，即所述第一时钟信号CLK_bar和所述第二时钟信号CLK_不会随着外部时钟信号CLK的变化而改变，而是维持上一存储状态，即所述时钟输入模块10输出的时钟信号不随外部时钟信号D的单粒子瞬态改变而改变。

抗单粒子瞬态效应SET的仿真结果对比参考图3和图4，图3为常规D触发器在SET效应下得到的仿真波形，图4为本申请提供的加固D触发器在SET 效应下得到的仿真波形。从图3可以看出，当外部时钟信号CLK由于单粒子入射引起时钟信号的瞬态电平变化时，所述D触发器最终输出的波形Q_SET也在相应的时刻输出错误的信号，而在图4中，所述D触发器最终输出的波形Q_SET 并未受到外部时钟信号瞬态电平变化的影响。

本实施例中，通过将所述外部时钟信号分为两路信号，其中一路由所述第一直通单元直接输出为直通时钟信号，另一路通过所述第一延时单元延时后输出为延时时钟信号，所述第一反相单元根据直通时钟信号和延时时钟信号生成第一时钟信号，所述第二反相单元根据所述第一时钟信号输出第二时钟信号，且若延时单元的延时大于外部时钟信号的单粒子瞬态脉冲宽度，则所述时钟输入模块可以屏蔽掉时钟信号中的单粒子瞬态信号，使得所述第一时钟信号和所述第二时钟信号不受单粒子效应的影响，以保证时钟输入模块锁存正确的时钟信号。

在其中一个实施例中，所述置位复位模块30包括置位电路301和复位电路 302。

在其中一个实施例中，如图5所示，所述置位电路301，用于接收外部置位信号S，其中，外部置位信号S可以为“0”或“1”，根据所述外部置位信号生成延时置位信号和直通置位信号，并根据所述延时置位信号和所述直通置位信号生成置位控制信号S_bar。其中，S_bar与S相反。例如，当S＝1，则S_bar＝0；

当S＝0，则S_bar＝1。

具体的，所述置位电路301包括第二延时单元3011、第二直通单元3012、第一置位上拉管阵列3013和第一置位下拉管阵列3014。

第二延时单元3011，用于接收所述外部置位信号S并对所述外部置位信号 S进行延时处理以得到所述延时置位信号。

第二直通单元3012，用于接收所述外部置位信号S，并生成所述直通置位信号。所述第二直通单元3012可以为导线，由所述第二直通单元3012直接传输的外部置位信号称为所述直通置位信号。其中，所述延时置位信号相对于所述直通置位信号延时输出。

第一置位上拉管阵列3013和第一置位下拉管阵列3014，分别与所述第二延时单元3011、所述第二直通单元3012连接，用于根据所述延时置位信号和所述直通置位信号生成所述置位控制信号S_bar。

其中，所述第一置位上拉管阵列3013包括M7和M8两个MOS管。M7的栅极与所述第二直通单元3012连接，用于接收所述直通置位信号；M7的源极用于接收电源电压VDD，M7的漏极与M8的源极连接。M8的栅极与所述第二延时单元3011连接，并接收所述延时置位信号，M8的漏极用于输出所述置位控制信号S_bar。

其中，所述置位电路301的结构与所述时钟输入模块10的结构类似，其抗单粒子效应的原理也与所述时钟输入模块10类似，在此不作赘述。

本实施例中，通过将外部置位信号分成两路输入，其中一路由所述第二直通单元直接输出为直通置位信号，另一路通过所述第二延时单元延时后输出为延时置位信号，所述第一置位上拉管阵列和所述第一置位下拉管阵列根据直通置位信号和延时置位信号生成置位控制信号，其中，在单粒子入射时所述置位控制信号不随外部输入的置位信号的电平变化而变化，使得置位控制信号不受单粒子效应的影响，以保证置位电路基于正确的置位控制信号对锁存模块进行置位控制。

在其中一个实施例中，如图6所示，所述复位电路302，用于接收外部复位信号RN，其中，外部复位信号RN可以为“0”或“1”，根据所述外部复位信号 RN生成延时复位信号和直通复位信号，并根据所述延时复置位信号和所述直通复位信号生成复位控制信号RN_bar。其中，RN_bar与RN相反。例如，当RN＝1，则RN_bar＝0；当RN＝0，则RN_bar＝1。

具体的，所述复位电路302包括第三延时单元3021、第三直通单元3022、第一复位上拉管阵列3023和第一复位下拉管阵列3024。

第三延时单元3021，用于接收所述外部复位信号RN并对所述外部复位信号RN进行延时处理以得到所述延时复位信号。

第三直通单元3022，用于接收所述外部复位信号RN，并生成所述直通复位信号。所述第三通单元3022可以为导线。其中，所述延时复位信号相对于所述直通复位信号延时输出。

第一复位上拉管阵列3023和第一复位下拉管阵列3024，分别与所述第三延时单元3021、所述第三直通单元3022连接，用于根据所述延时复位信号和所述直通复位信号生成所述复位控制信号RN_bar。

其中，所述第一复位上拉管阵列3023包括M11和M12两个MOS管。M11 的栅极与所述第三直通单元3022连接，用于接收所述直通复位信号；M11的源极用于接收电源电压VDD，M11的漏极与M12的源极连接。M12的栅极与所述第三延时单元3021连接，并接收所述延时复位信号，M12的漏极用于输出所述复位控制信号S_bar。

其中，所述复位电路302的结构与所述时钟输入模块10的结构类似，其抗单粒子效应的原理也与所述时钟输入模块10类似，在此不作赘述。

本实施例中，通过将外部复位信号分成两路输入，其中一路由所述第三直通单元直接输出为直通复位信号，另一路通过所述第三延时单元延时后输出为延时复位信号，所述第一复位上拉管阵列和所述第一复位下拉管阵列根据直通复位信号和延时复位信号生成复位控制信号，其中，在单粒子入射时所述复位控制信号不随外部输入的复位信号的电平变化而变化，使得复位控制信号不受单粒子效应的影响，以保证复位电路基于正确的复位控制信号对锁存模块进行复位控制。

在其中一个实施例中，如图7所示，所述数据输入模块20包括第四延时单元201、第四直通单元202、第三反相单元203、第四反相单元204。

第四延时单元201，用于接收所述外部数据信号D并将所述外部数据信号 D进行延时处理以得到延时数据信号。

第四直通单元202，用于接收所述外部数据信号D，并生成所述直通数据信号。其中，所述延时数据信号相对于所述直通数据信号延时输出。

第三反相单元203，分别与所述第四延时单元201、所述第四直通单元202 连接，用于根据所述延时数据信号和所述直通数据信号生成数据控制信号D＇。其中，所述数据控制信号D＇与所述外部数据信号D相反。

具体的，所述第三反相单元203包括第一数据上拉管阵列2031和第一数据下拉管阵列2032。

所述第一数据上拉管阵列2031，包括第三PMOS管M15和第四PMOS管 M16，所述第三PMOS管M15的栅极与所述第四直通单元202连接，所述第三 PMOS管M15的源极用于接收电源电压VDD，所述第三PMOS管M15的漏极与所述第四PMOS管M16的源极连接；所述第四PMOS管M16的栅极与所述第四延时单元201连接，用于接收所述延时数据信号。

所述第一数据下拉管阵列2032，包括第三NMOS管M17和第四NMOS管 M18，所述第三NMOS管M17的栅极与所述第四直通单元202连接，所述第三 NMOS管M17的漏极分别与所述第四PMOS管M18的漏极以及所述第四反相单元204连接，用于输出所述数据控制信号D＇至所述第四反相单元204；所述第三NMOS管M17的源极与所述第四NMOS管M18的漏极连接，所述第四NMOS管M18的栅极与所述第四延时单元201连接，所述第四NMOS管M18 的源极接地。

第四反相单元204，与所述第三反相单元203连接，用于根据所述数据控制信号D＇输出所述第一数据信号D1和所述第二数据信号D1_。所述第四反相单元204用于将所述数据控制信号D＇分成两路信号，并分别根据其中一路输出对应的第一数据信号D1或所述第二数据信号D1_。其中，当所述数据输入模块20正常工作时，D1与D1_为相同的信号。

具体的，所述第四反相单元204包括第一数据输入反相器2041和第二数据输入反相器2042。

所述第一数据输入反相器2041，用于接收所述数据控制信号D＇，并根据所述数据控制信号D＇输出所述第一数据信号D1。

所述第二数据输入反相器2042，用于接收所述数据控制信号D＇，并根据所述数据控制信号D＇输出所述第二数据信号D1_。

其中，所述数据输入模块20可用于矫正D触发器中单粒子瞬态效应导致的错误信号，其原理与所述时钟输入模块10的原理类似。

本实施例中，通过将外部数据信号分成两路输入，其中一路由所述第四直通单元直接输出为直通数据信号，另一路通过所述第四延时单元延时后输出为延时数据信号，通过所述第三反相单元根据延时数据信号和直通数据信号生成数据控制信号，并通过所述第四反相单元根据所述数据馈线信号分别生成第一数据信号和第二数据信号，使得输出的数据信号有两路输出通道，且输出的数据信号信号不受单粒子效应的影响，以保证D触发器基于正确的数据信号对数据进行锁存。

在其中一个实施例中，请继续参考图1，所述锁存模块包括主锁存器40和从锁存器50。

主锁存器40，分别与所述时钟输入模块10、所述置位复位模块30以及所述数据输入模块20连接，用于响应于所述第一时钟信号CLK_bar和所述第二时钟信号CLK_，在所述时钟信号的上升沿到来时，基于所述置位控制信号S_bar、所述复位控制信号RN_bar对所述外部数据信号D进行锁存，并输出第一锁存信号D2和第二锁存信号D2_。

从锁存器50，分别与所述时钟输入模块10、所述置位复位模块30以及所述主锁存器40连接，用于响应于所述第一时钟信号CLK_bar和所述第二时钟信号，并基于所述置位控制信号S_bar、所述复位控制信号RN_bar对所述第一锁存信号D2和所述第二锁存信号D2_进行锁存，并输出第三锁存信号D3、D3bar 和第四锁存信号D3_、D3_bar。

在其中一个实施例中，如图8所示，所述主锁存器40包括第一锁存电路401 和第二锁存电路402。

第一锁存电路401，分别与所述时钟输入模块10、所述置位复位模块30以及所述第一数据输入反相器2041连接，用于响应于所述第一时钟信号CLK_bar 和所述第二时钟信号CLK_，并基于所述置位控制信号S_bar、所述复位控制信号RN_bar根据所述第一数据信号D1和所述第二数据信号D1_输出所述第一锁存信号D2。

其中，所述第一锁存电路401包括第一接收单元4011、第一互锁单元4012 和第一传输门4013。

第一接收单元4011，包括MOS管M19、M24、M23、M28，分别与所述时钟输入模块10、所述置位复位模块30连接，用于接收第一时钟信号、第二时钟信号、置位控制信号和复位控制信号，并响应于所述第一时钟信号、第二时钟信号、置位控制信号和复位控制信号。

第一互锁单元4012，包括第一上拉开关管组和第一下拉开关组，所述第一上拉开关管组包括M20、M25，分别与所述第一接收单元4011和所述数据输入模块20连接，用于根据所述时钟信号CLK_bar和CLK_、所述置位复位控制信号S_bar和RN_bar对所述第一数据信号D1和所述第二数据信号D1_进行锁存。

第一传输门4013，分别与所述第一互锁单元4012和所述时钟输入模块10 连接，所述第一传输门4013打开时，用于输出所述第一锁存信号D2。

第二锁存电路402，分别与所述第一锁存电路401、所述时钟输入模块10、所述置位复位模块30以及所述第二数据输入反相器2042连接，用于响应于所述第一时钟信号CLK_bar和所述第二时钟信号CLK_，并基于所述置位控制信号S_bar、所述复位控制信号RN_bar根据所述第一数据信号D1和所述第二数据信号D1_输出所述第二锁存信号D2_。

其中，所述第二锁存电路402包括第二接收单元4021、第二互锁单元4022 和第二传输门4023。

第二接收单元4021，包括MOS管M19＇、M24＇、M23＇、M28＇，分别与所述时钟输入模块10、所述置位复位模块30连接，用于接收第一时钟信号、第二时钟信号、置位控制信号和复位控制信号，并响应于所述第一时钟信号、第二时钟信号、置位控制信号和复位控制信号。

第二互锁单元4022，包括第二上拉开关管组和第二下拉开关组，所述第二上拉开关管组包括M20＇、M25＇，分别与所述第二接收单元4021、所述数据输入模块20以及所述第一锁存电路401连接，用于根据所述时钟信号CLK_bar和 CLK_、所述置位复位控制信号S_bar和RN_bar，对所述第一数据信号D1和所述第二数据信号D1_进行锁存。

第二传输门4023，分别与所述第二互锁单元4022和所述时钟输入模块10 连接，所述第二传输门4023打开时，用于输出所述第二锁存信号D2_。

其中，所述主锁存器40的工作逻辑为：

当置位信号S＝“0”和复位信号RN＝“1”时，则S_bar＝“1”和RN_bar＝“0”，当时钟信号的上升沿来临时，输入的数据信号D1和D1_被锁存，同时传输门打开，主锁存器的数据经两路D2、D2_输出到从锁存器，此时，D2＝D1。

当置位信号S＝“1”和复位信号RN＝“0”时，不论时钟信号和数据信号如何，主锁存器D2、D2_的输出保持前一状态不变，D2＝D2。

下面综合所述第一锁存电路401和所述第二锁存电路402的结构来说明所述主锁存器40的抗单粒子翻转原理。

其中，所述第一锁存电路401的所述第一互锁单元4012包括两个锁存节点 D1和E，所述第二锁存电路402中的所述第二互锁单元4022包括两个锁存节点D1_和F。

以初始状态为D1＝D1_＝1，S_bar＝“1”和RN_bar＝“0”为例进行说明。当时钟信号的上升沿来临时，即CLK_bar＝0，CLK_＝1时，此时M25、M25＇、M21、 M22、M22＇、M26＇关闭，M24、M24＇、M28、M28＇、M19、M19＇、M23、M23＇、 M27、M27＇、M26、M20、M20＇、M21＇开启，则锁存节点E＝F＝0，且E和F 的状态被锁存，保持不变。

当单粒子入射至D触发器的敏感节点时，会导致关闭的晶体管M22＇瞬间开启，则D1_被下拉至0，进而导致M21开启。但由于此时M22仍处于关断状态，则D1仍为1，保持不变。同理，D1_变为0后，导致M27＇关断，但由于 M25＇仍处于比状态，故F状态保持不变。

由此，通过将第一下拉开关组中的M21和M26与第二锁存电路402连接，并受第二锁存电路的数据信号D1_控制，将第二下拉开关组中的M21＇和M26＇与第一锁存电路401连接，并受第一锁存电路401的数据信号D1控制，可以使得当其中一路信号如D1_由于单粒子翻转效应导致电平瞬间变化时，不会导致其他三个锁存节点D1、E、F的状态发生改变，进而所述第一输出门4013和所述第二输出门4023输出的第一锁存信号D2和所述第二锁存信号D2_不会改变，起到抗单粒子翻转效应的效果。

抗单粒子翻转效应SEU的仿真结果对比参考图9和图10，图9为常规D触发器在SEU效应下得到的仿真波形，图10为本申请提供的加固D触发器在 SEU效应下得到的仿真波形。从图9可以看出，当单粒子入射引起锁存器内部节点逻辑状态翻转(由“1”翻转为“0”)时，所述D触发器最终输出的波形 Q_SEU也在相应的时刻输出错误的信号，而在图10中，当单粒子入射时锁存器内部节点逻辑状态在经历了瞬间翻转后重新恢复正确状态，所述D触发器最终输出的波形Q_SEU并未受到影响。

在其中一个实施例中，如图11所示，所述从锁存器50包括第三锁存电路 501和第四锁存电路502。

第三锁存电路501，分别与所述时钟输入模块10、所述置位复位模块30以及所述主锁存器40连接，用于响应于所述第一时钟信号CLK_bar和所述第二时钟信号CLK_，并基于所述置位控制信号S_bar、所述复位控制信号RN_bar根据所述第一锁存信号D2和所述第二锁存信号D2_输出所述第三锁存信号D3和 D3_。

其中，所述第三锁存电路501包括第三互锁单元5011，与所述主锁存器40 连接，用于输出所述第三锁存信号D3和D3_。其具体工作原理与所述主锁存器 40中的所述第一互锁单元4012和第二互锁单元4022的工作原理类似，在此不再赘述。

第四锁存电路502，分别与所述第三锁存电路501、所述时钟输入模块10、所述置位复位模块30以及所述主锁存器40连接，用于响应于所述第一时钟信号CLK_bar和所述第二时钟信号CLK_，并基于所述置位控制信号S_bar、所述复位控制信号RN_bar根据所述第一锁存信号D2和所述第二锁存信号D2_输出所述第四锁存信号D3bar和D3_bar。

其中，所述第四锁存电路502包括第四互锁单元5021，与所述主锁存器40 连接，用于输出所述第四锁存信号D3bar和D3_bar。其具体工作原理与所述主锁存器40中的所述第一互锁单元4012和第二互锁单元4022的工作原理类似，在此不再赘述。

本实施例中，通过设置两条支路分别用于接收所述第一锁存信号和第二锁存信号，并通过第三互锁单元以及第四互锁单元基于第一锁存信号和第二锁存信号分别输出第三锁存信号和第四锁存信号，起到了抗单粒子翻转效应的效果。

在其中一个实施例中，如图12所示，所述D触发器还包括输出模块60。所述输出模块60的结构如图13所示，所述输出模块60包括第一输出电路601和第二输出电路602。

第一输出电路601，与所述从锁存器50连接，用于接收所述第三锁存信号 D3和D3_，并根据所述第三锁存信号D3和D3_输出第一总输出信号Q。

其中，所述第一输出电路601的工作原理为：若D3_＝D3，则Q＝D3；若 D3_≠D3，则Q保持前一状态不变。

第二输出电路602，与所述从锁存器50连接，用于接收所述第四锁存信号 D3bar和D3_bar并根据所述第四锁存信号D3bar和D3_bar输出第二总输出信号QBAR。

其中，所述第二输出电路602的工作原理为：若D3bar＝D3_bar，则 QBAR＝D3bar；若D3bar≠D3_bar，则QBAR保持前一状态不变。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims

1.一种D触发器，其特征在于，包括：

2.根据权利要求1所述的D触发器，其特征在于，所述时钟输入模块包括：

3.根据权利要求2所述的D触发器，其特征在于，所述第一反相单元包括：

第一时钟上拉管阵列，包括第一PMOS管和第二PMOS管，所述第一PMOS管的栅极与所述第一直通单元连接，所述第一PMOS管的源极用于接收电源电压，所述第一PMOS管的漏极与所述第二PMOS管的源极连接；所述第二PMOS管的栅极与所述第一延时单元连接，用于接收所述延时时钟信号；

第一时钟下拉管阵列，包括第一NMOS管和第二NMOS管，所述第一NMOS管的栅极与所述第一直通单元连接，所述第一NMOS管的漏极分别与所述第二PMOS管的漏极以及所述第二反相单元连接，用于输出所述第一时钟信号；所述第一NMOS管的源极与所述第二NMOS管的漏极连接，所述第二NMOS管的栅极与所述第一延时单元连接，所述第二NMOS管的源极接地。

4.根据权利要求1所述的D触发器，其特征在于，所述置位复位模块包括：

5.根据权利要求4所述的D触发器，其特征在于，所述置位电路包括：

6.根据权利要求4所述的D触发器，其特征在于，所述复位电路包括：

7.根据权利要求1所述的D触发器，其特征在于，所述数据输入模块包括：

8.根据权利要求7所述的D触发器，其特征在于，所述第三反相单元包括：

第一数据上拉管阵列，包括第三PMOS管和第四PMOS管，所述第三PMOS管的栅极与所述第四直通单元连接，所述第三PMOS管的源极用于接收电源电压，所述第三PMOS管的漏极与所述第四PMOS管的源极连接；所述第四PMOS管的栅极与所述第四延时单元连接，用于接收所述延时数据信号；

第一数据下拉管阵列，包括第三NMOS管和第四NMOS管，所述第三NMOS管的栅极与所述第四直通单元连接，所述第三NMOS管的漏极分别与所述第四PMOS管的漏极以及所述第四反相单元连接，用于输出所述数据控制信号；所述第三NMOS管的源极与所述第四NMOS管的漏极连接，所述第四NMOS管的栅极与所述第四延时单元连接，所述第四NMOS管的源极接地。

9.根据权利要求7所述的D触发器，其特征在于，所述第四反相单元包括：

10.根据权利要求1所述的D触发器，其特征在于，所述锁存模块包括：

11.根据权利要求10所述的D触发器，其特征在于，所述主锁存器包括：

第一锁存电路，分别与所述时钟输入模块、所述置位复位模块以及所述数据输入模块连接，用于响应于所述第一时钟信号和所述第二时钟信号，并基于所述置位控制信号、所述复位控制信号根据所述第一数据信号和所述第二数据信号输出所述第一锁存信号；

第二锁存电路，分别与所述第一锁存电路、所述时钟输入模块、所述置位复位模块以及所述数据输入模块连接，用于响应于所述第一时钟信号和所述第二时钟信号，并基于所述置位控制信号、所述复位控制信号根据所述第一数据信号和所述第二数据信号输出所述第二锁存信号。

12.根据权利要求11所述的D触发器，其特征在于，所述第一锁存电路包括：

所述第二锁存电路包括：

第二互锁单元，包括第二上拉开关管组和第二下拉开关组，分别与所述第二接收单元、所述数据输入模块以及所述第一锁存电路连接；第二传输门，分别与所述第二互锁单元和所述时钟输入模块连接，用于输出所述第二锁存信号。

13.根据权利要求10所述的D触发器，其特征在于，所述从锁存器包括：

14.根据权利要求13所述的D触发器，其特征在于，所述第三锁存电路包括：

第三互锁单元，与所述主锁存器连接，用于输出所述第三锁存信号；

所述第四锁存电路包括：

第四互锁单元，与所述数据输入模块以及所述第三锁存电路连接，用于输出所述第四锁存信号。

15.根据权利要求10所述的D触发器，其特征在于，所述D触发器还包括输出模块，所述输出模块包括：

第一输出电路，与所述锁存模块连接，用于接收所述第三锁存信号并根据所述第三锁存信号输出第一总输出信号；

第二输出电路，与所述锁存模块连接，用于接收所述第四锁存信号并根据所述第四锁存信号输出第二总输出信号。