CN114172492A - 一种低开销的抗单粒子翻转加固触发器电路结构 - Google Patents

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Abstract

本发明公开了一种低开销的抗单粒子翻转加固触发器电路结构，包括反相器电路、晶体管堆叠传输门以及低开销晶体管堆叠带置复位主从锁存器电路。所述反相器电路用于反相输入数据信号D、产生时钟信号CLKN、CLKNN以及输出Q；所述传输门用于时钟信号控制数据信号向主从锁存器中传播；所述主从锁存器电路用于保证电路在受到单粒子辐射时信号保持正确的状态，并受置复位信号控制。本发明设计的电路结构抗单粒子翻转能力强；相比于常规晶体管堆叠加固的触发器，本设计使用的堆叠晶体管更少，版图面积开销也会更小。

Description

一种低开销的抗单粒子翻转加固触发器电路结构
技术领域
本发明涉及一种低开销的抗单粒子翻转加固触发器电路结构，通过选择性的晶体管堆叠实现低开销加固。
背景技术
单粒子翻转(Single Event Upset，SEU)是指应用在空间环境中的集成电路受到高能粒子的轰击，使其中的时序单元(如触发器等)出现存储数据错误的现象。单粒子翻转产生的错误数据可能导致错误的指令并引发控制系统和存储系统产生功能错误，严重影响航天系统的正常运行。
单粒子翻转主要出现在时序逻辑电路中，当高能粒子轰击到时序逻辑电路的敏感节点中，带电粒子与半导体材料相互作用，产生电子空穴对，这些载流子在浓度梯度以及电场的作用下进行运动，在敏感节点处进行积累，当达到一定的程度，会改变敏感节点处的电平，造成翻转。
触发器等时序单元是集成电路的最基本单元，其本身的抗辐射性能十分关键，然而触发器的存储节点是非常薄弱的，当受到高能粒子的轰击时，很大概率都会造成存储节点翻转。为了提升它的抗辐射性能，通常会用一种晶体管堆叠结构对其进行加固设计。晶体管堆叠结构是将一个MOS管(X)拆分成两个双倍尺寸的MOS管(Xa、Xb)串联，当高能粒子轰击到其中一个MOS管使其导通时，另一个MOS管仍然保持截止状态，因此整条支路仍不导通，降低了存储节点翻转的概率。但是这种加固方法的面积开销很大，特别是当触发器引入异步置复位信号时，冗余的加固则使得面积进一步加大。
发明内容
本发明的技术解决问题是：克服常规晶体管堆叠触发器电路开销过大的问题，提供一种低开销的晶体管堆叠电路结构，实现单粒子翻转加固，节省版图面积。
本发明的技术解决方案是：
一种低开销的抗单粒子翻转加固触发器电路结构，包括：反相器电路(101)、(106)、(107)、(108)、晶体管堆叠传输门(102)、(104)、晶体管堆叠的主锁存器电路(103)和从锁存器电路(105)；
输入信号D输入到反相器电路(101)，反相器电路(101)、晶体管堆叠传输门(102)、主锁存器电路(103)、晶体管堆叠传输门(104)、从锁存器电路(105)和反相器电路(106)依次串联连接，反相器电路(106)的输出即作为触发器电路的输出信号Q；反相器电路(107)和(108)串联连接，反相器电路(107)的输入接时钟信号CLK，其输出为CLK的反相信号CLKN，并作为反相器电路(108)的输入；反相器电路(108)的输出是CLKN的反相信号CLKNN；
主锁存器电路(103)和从锁存器电路(105)作为触发器电路的主体，内部设计晶体管堆叠结构实现加固，同时对异步置复位信号进行选择加固，实现低开销。
进一步的，所述反相器电路包括一个PMOS(201)和一个NMOS(202)串联而成，PMOS(201)的源极接VDD，漏极与NMOS(202)的漏极相连作为输出OUTPUT，PMOS(201)的栅极与NMOS(202)的栅极相连作为输入INPUT，NMOS(202)的源极接GND。
进一步的，晶体管堆叠传输门(102)和(104)结构相同，均包括两个同尺寸的PMOS(301a)、(301b)和两个同尺寸的NMOS(302a)、(302b)；
PMOS(301a)的漏极与NMOS(302a)的漏极相连作为晶体管堆叠传输门的输入INPUT；PMOS(301a)的栅极与PMOS(301b)的栅极相连为时钟控制信号输入端CKN_INPUT；PMOS(301a)的源极与PMOS(301b)的漏极相连；PMOS(301b)的源极与NMOS(302a)的源极相连作为晶体管堆叠传输门的输出OUTPUT；NMOS(302a)的源极与NMOS(302b)的漏极相连；NMOS(302a)的栅极与NMOS(302b)的栅极相连作为时钟控制信号输入端CK_INPUT；其中，CKN_INPUT与CK_INPUT输入的是一对相反信号。
进一步的，对于晶体管堆叠传输门(102)，其时钟控制信号输入端CKN_INPUT输入信号CLKNN，时钟控制信号输入端CK_INPUT输入信号CLKN；
对于晶体管堆叠传输门(104)，其时钟控制信号输入端CKN_INPUT输入信号CLKN，时钟控制信号输入端CK_INPUT输入信号CLKNN。
进一步的，时钟信号CLK为低时，晶体管堆叠传输门(102)导通，并将反相器电路(101)的输出传至主锁存器电路(103)；此时晶体管堆叠传输门(104)截止，主锁存器电路(103)和从锁存器电路(105)之间不互通；
当时钟信号CLK为高时，晶体管堆叠传输门(104)导通，并将主锁存器电路(103)的输出传至从锁存器电路(105)；此时晶体管堆叠传输门(102)截止，反相器电路(101)和主锁存器电路(103)之间不互通。
进一步的，从锁存器电路(105)包括PMOS(401a)、(401b)、(402a)、(402b)、(405a)、(405b)、(406a)、(406b)、(407)、NMOS(403a)、(403b)、(404)、(408)、(409a)、(409b)、(410)；
对于从锁存器电路(105)，PMOS(401a)源极接VDD，漏极与PMOS(401b)源极相连，PMOS(401a)栅极与PMOS(401b)栅极、NMOS(404)栅极相连为复位信号RESET的输入端；
PMOS(401b)漏极与PMOS(402b)漏极、NMOS(403a)漏极、PMOS(405a)栅极、PMOS(405b)栅极、NMOS(409a)栅极、NMOS(409b)栅极相连为输出OUTPUT；
PMOS(402a)源极接VDD，漏极与PMOS(402b)源极相连，栅极与PMOS(402b)栅极、NMOS(403a)栅极、NMOS(403b)栅极、PMOS(407)漏极、NMOS(408)漏极相连为输入INPUT；
NMOS(404)源极接GND，漏极与NMOS(403b)源极相连；NMOS(403b)漏极与NMOS(403a)源极相连；PMOS(405a)源极接VDD，漏极与PMOS(405b)源极相连；PMOS(406a)源极接VDD，漏极与PMOS(406b)源极相连，栅极与PMOS(406b)栅极、NMOS(410)栅极相连为置位信号SET的输入端；
PMOS(405b)漏极与PMOS(406b)漏极、PMOS(407)源极相连；NMOS(410)源极接GND，漏极与NMOS(409b)源极相连；NMOS(409b)漏极与NMOS(409a)源极相连；NMOS(409a)漏极与NMOS(408)源极相连；NMOS(408)栅极接时钟控制信号CLKN；PMOS(407)栅极接时钟控制信号CLKNN。
进一步的，对于主锁存器电路(103)，其结构和从锁存器电路(105)相同，但其输入输出信号和从锁存器电路(105)不完全相同，PMOS(401a)栅极与PMOS(401b)栅极、NMOS(404)栅极相连为置位信号SET的输入端；
PMOS(401b)漏极与PMOS(402b)漏极、NMOS(403a)漏极、PMOS(405a)栅极、PMOS(405b)栅极、NMOS(409a)栅极、NMOS(409b)栅极相连为输出OUTPUT；
PMOS(402a)栅极与PMOS(402b)栅极、NMOS(403a)栅极、NMOS(403b)栅极、PMOS(407)漏极、NMOS(408)漏极相连为输入INPUT；
PMOS(406a)栅极与PMOS(406b)栅极、NMOS(410)栅极相连为复位信号RESET的输入端；
NMOS(408)栅极接时钟控制信号CLKNN；PMOS(407)栅极接时钟控制信号CLKN。
本发明与现有技术相比的优点在于：
本发明提供的一种低开销的抗单粒子翻转加固触发器结构，基于对电路工作状态以及单粒子事件能否造成软错误的分析，选择性的进行晶体管堆叠，降低了版图面积开销。
附图说明
图1为本发明的电路结构原理图；
图2为本发明的电路结构中反相器的结构图；
图3为本发明的电路结构中晶体管堆叠传输门的结构图；
图4为本发明的电路结构中主从锁存器电路的结构图。
具体实施方式
如图1所示，本发明提出了一种低开销的抗单粒子翻转加固触发器电路结构，包括：反相器电路(101)、(106)、(107)、(108)、晶体管堆叠传输门(102)、(104)、晶体管堆叠的主锁存器电路(103)和从锁存器电路(105)；
输入信号D输入到反相器电路(101)，反相器电路(101)、晶体管堆叠传输门(102)、主锁存器电路(103)、晶体管堆叠传输门(104)、从锁存器电路(105)和反相器电路(106)依次串联连接，反相器电路(106)的输出即作为触发器电路的输出信号Q；反相器电路(107)和(108)串联连接，反相器电路(107)的输入接时钟信号CLK，其输出为CLK的反相信号CLKN，并作为反相器电路(108)的输入；反相器电路(108)的输出是CLKN的反相信号CLKNN；
主锁存器电路(103)和从锁存器电路(105)作为触发器电路的主体，内部设计晶体管堆叠结构实现加固，同时对异步置复位信号进行选择加固，实现低开销。
如图2所示，反相器电路包括一个PMOS(201)和一个NMOS(202)串联而成，PMOS(201)的源极接VDD，漏极与NMOS(202)的漏极相连作为输出OUTPUT，PMOS(201)的栅极与NMOS(202)的栅极相连作为输入INPUT，NMOS(202)的源极接GND。
如图3所示，晶体管堆叠传输门(102)和(104)结构相同，均包括两个同尺寸的PMOS(301a)、(301b)和两个同尺寸的NMOS(302a)、(302b)；
PMOS(301a)的漏极与NMOS(302a)的漏极相连作为晶体管堆叠传输门的输入INPUT；PMOS(301a)的栅极与PMOS(301b)的栅极相连为时钟控制信号输入端CKN_INPUT；PMOS(301a)的源极与PMOS(301b)的漏极相连；PMOS(301b)的源极与NMOS(302a)的源极相连作为晶体管堆叠传输门的输出OUTPUT；NMOS(302a)的源极与NMOS(302b)的漏极相连；NMOS(302a)的栅极与NMOS(302b)的栅极相连作为时钟控制信号输入端CK_INPUT；其中，CKN_INPUT与CK_INPUT输入的是一对相反信号。
对于晶体管堆叠传输门(102)，其时钟控制信号输入端CKN_INPUT输入信号CLKNN，时钟控制信号输入端CK_INPUT输入信号CLKN；
对于晶体管堆叠传输门(104)，其时钟控制信号输入端CKN_INPUT输入信号CLKN，时钟控制信号输入端CK_INPUT输入信号CLKNN。
时钟信号CLK为低时，晶体管堆叠传输门(102)导通，并将反相器电路(101)的输出传至主锁存器电路(103)；此时晶体管堆叠传输门(104)截止，主锁存器电路(103)和从锁存器电路(105)之间不互通；
当时钟信号CLK为高时，晶体管堆叠传输门(104)导通，并将主锁存器电路(103)的输出传至从锁存器电路(105)；此时晶体管堆叠传输门(102)截止，反相器电路(101)和主锁存器电路(103)之间不互通。
如图4所示，从锁存器电路(105)包括PMOS(401a)、(401b)、(402a)、(402b)、(405a)、(405b)、(406a)、(406b)、(407)、NMOS(403a)、(403b)、(404)、(408)、(409a)、(409b)、(410)；
对于从锁存器电路(105)，PMOS(401a)源极接VDD，漏极与PMOS(401b)源极相连，PMOS(401a)栅极与PMOS(401b)栅极、NMOS(404)栅极相连为复位信号RESET的输入端；
PMOS(401b)漏极与PMOS(402b)漏极、NMOS(403a)漏极、PMOS(405a)栅极、PMOS(405b)栅极、NMOS(409a)栅极、NMOS(409b)栅极相连为输出OUTPUT；
PMOS(402a)源极接VDD，漏极与PMOS(402b)源极相连，栅极与PMOS(402b)栅极、NMOS(403a)栅极、NMOS(403b)栅极、PMOS(407)漏极、NMOS(408)漏极相连为输入INPUT；
NMOS(404)源极接GND，漏极与NMOS(403b)源极相连；NMOS(403b)漏极与NMOS(403a)源极相连；PMOS(405a)源极接VDD，漏极与PMOS(405b)源极相连；PMOS(406a)源极接VDD，漏极与PMOS(406b)源极相连，栅极与PMOS(406b)栅极、NMOS(410)栅极相连为置位信号SET的输入端；
PMOS(405b)漏极与PMOS(406b)漏极、PMOS(407)源极相连；NMOS(410)源极接GND，漏极与NMOS(409b)源极相连；NMOS(409b)漏极与NMOS(409a)源极相连；NMOS(409a)漏极与NMOS(408)源极相连；NMOS(408)栅极接时钟控制信号CLKN；PMOS(407)栅极接时钟控制信号CLKNN。
对于主锁存器电路(103)，其结构和从锁存器电路(105)相同，但其输入输出信号和从锁存器电路(105)不完全相同，PMOS(401a)栅极与PMOS(401b)栅极、NMOS(404)栅极相连为置位信号SET的输入端；
PMOS(401b)漏极与PMOS(402b)漏极、NMOS(403a)漏极、PMOS(405a)栅极、PMOS(405b)栅极、NMOS(409a)栅极、NMOS(409b)栅极相连为输出OUTPUT；
PMOS(402a)栅极与PMOS(402b)栅极、NMOS(403a)栅极、NMOS(403b)栅极、PMOS(407)漏极、NMOS(408)漏极相连为输入INPUT；
PMOS(406a)栅极与PMOS(406b)栅极、NMOS(410)栅极相连为复位信号RESET的输入端；
NMOS(408)栅极接时钟控制信号CLKNN；PMOS(407)栅极接时钟控制信号CLKN。
如图4所示，PMOS(401)是连接RESET信号的，直接作用于输出Q，当它受到高能粒子轰击导通时，导致输出Q复位为0，所以将PMOS(401)拆分为PMOS(401a)和PMOS(401b)，这样即使其中一个被轰击导通，另一个仍保持截止，支路不导通；其它堆叠晶体管(402a)、(402b)、(403a)、(403b)、(405a)、(405b)、(406a)、(406b)、(409a)、(409b)同理；NMOS(404)也是连接RESET信号的，当复位无效时，NMOS(404)常通，即使被轰击也不影响；当复位有效时，PMOS(301a)和PMOS(401b)导通，NMOS(404)截止，OUTPUT输出强1，即使NMOS(404)被轰击导通，将OUTPUT下拉也没关系，原因有二：一是被轰击产生的电流只能维持一小段时间，当单粒子事件结束后，触发器会立即被RESET信号复位，不会产生持续性的SEU；二是当前电路本身就是工作在复位状态，此时的数据不重要。SET控制的NMOS(410)与RESET控制的NMOS(404)同理。
本发明说明书中未作详细描述的内容属本领域专业技术人员的公知技术。虽然结合附图描述了本发明的实施方式，但是本领域普通技术人员可以在所附权利要求的范围内做出各种变形或修改。

Claims (7)

1.一种低开销的抗单粒子翻转加固触发器电路结构，其特征在于包括：反相器电路(101)、(106)、(107)、(108)、晶体管堆叠传输门(102)、(104)、晶体管堆叠的主锁存器电路(103)和从锁存器电路(105)；
输入信号D输入到反相器电路(101)，反相器电路(101)、晶体管堆叠传输门(102)、主锁存器电路(103)、晶体管堆叠传输门(104)、从锁存器电路(105)和反相器电路(106)依次串联连接，反相器电路(106)的输出即作为触发器电路的输出信号Q；反相器电路(107)和(108)串联连接，反相器电路(107)的输入接时钟信号CLK，其输出为CLK的反相信号CLKN，并作为反相器电路(108)的输入；反相器电路(108)的输出是CLKN的反相信号CLKNN；
主锁存器电路(103)和从锁存器电路(105)作为触发器电路的主体，内部设计晶体管堆叠结构实现加固，同时对异步置复位信号进行选择加固，实现低开销。
2.根据权利要求1所述的一种低开销的抗单粒子翻转加固触发器电路结构，其特征在于：所述反相器电路包括一个PMOS(201)和一个NMOS(202)串联而成，PMOS(201)的源极接VDD，漏极与NMOS(202)的漏极相连作为输出OUTPUT，PMOS(201)的栅极与NMOS(202)的栅极相连作为输入INPUT，NMOS(202)的源极接GND。
3.根据权利要求1所述的一种低开销的抗单粒子翻转加固触发器电路结构，其特征在于：晶体管堆叠传输门(102)和(104)结构相同，均包括两个同尺寸的PMOS(301a)、(301b)和两个同尺寸的NMOS(302a)、(302b)；
PMOS(301a)的漏极与NMOS(302a)的漏极相连作为晶体管堆叠传输门的输入INPUT；PMOS(301a)的栅极与PMOS(301b)的栅极相连为时钟控制信号输入端CKN_INPUT；PMOS(301a)的源极与PMOS(301b)的漏极相连；PMOS(301b)的源极与NMOS(302a)的源极相连作为晶体管堆叠传输门的输出OUTPUT；NMOS(302a)的源极与NMOS(302b)的漏极相连；NMOS(302a)的栅极与NMOS(302b)的栅极相连作为时钟控制信号输入端CK_INPUT；其中，CKN_INPUT与CK_INPUT输入的是一对相反信号。
4.根据权利要求3所述的一种低开销的抗单粒子翻转加固触发器电路结构，其特征在于：对于晶体管堆叠传输门(102)，其时钟控制信号输入端CKN_INPUT输入信号CLKNN，时钟控制信号输入端CK_INPUT输入信号CLKN；
对于晶体管堆叠传输门(104)，其时钟控制信号输入端CKN_INPUT输入信号CLKN，时钟控制信号输入端CK_INPUT输入信号CLKNN。
5.根据权利要求4所述的一种低开销的抗单粒子翻转加固触发器电路结构，其特征在于：时钟信号CLK为低时，晶体管堆叠传输门(102)导通，并将反相器电路(101)的输出传至主锁存器电路(103)；此时晶体管堆叠传输门(104)截止，主锁存器电路(103)和从锁存器电路(105)之间不互通；
当时钟信号CLK为高时，晶体管堆叠传输门(104)导通，并将主锁存器电路(103)的输出传至从锁存器电路(105)；此时晶体管堆叠传输门(102)截止，反相器电路(101)和主锁存器电路(103)之间不互通。
6.根据权利要求4所述的一种低开销的抗单粒子翻转加固触发器电路结构，其特征在于：从锁存器电路(105)包括PMOS(401a)、(401b)、(402a)、(402b)、(405a)、(405b)、(406a)、(406b)、(407)、NMOS(403a)、(403b)、(404)、(408)、(409a)、(409b)、(410)；
对于从锁存器电路(105)，PMOS(401a)源极接VDD，漏极与PMOS(401b)源极相连，PMOS(401a)栅极与PMOS(401b)栅极、NMOS(404)栅极相连为复位信号RESET的输入端；
PMOS(401b)漏极与PMOS(402b)漏极、NMOS(403a)漏极、PMOS(405a)栅极、PMOS(405b)栅极、NMOS(409a)栅极、NMOS(409b)栅极相连为输出OUTPUT；
PMOS(402a)源极接VDD，漏极与PMOS(402b)源极相连，栅极与PMOS(402b)栅极、NMOS(403a)栅极、NMOS(403b)栅极、PMOS(407)漏极、NMOS(408)漏极相连为输入INPUT；
NMOS(404)源极接GND，漏极与NMOS(403b)源极相连；NMOS(403b)漏极与NMOS(403a)源极相连；PMOS(405a)源极接VDD，漏极与PMOS(405b)源极相连；PMOS(406a)源极接VDD，漏极与PMOS(406b)源极相连，栅极与PMOS(406b)栅极、NMOS(410)栅极相连为置位信号SET的输入端；
PMOS(405b)漏极与PMOS(406b)漏极、PMOS(407)源极相连；NMOS(410)源极接GND，漏极与NMOS(409b)源极相连；NMOS(409b)漏极与NMOS(409a)源极相连；NMOS(409a)漏极与NMOS(408)源极相连；NMOS(408)栅极接时钟控制信号CLKN；PMOS(407)栅极接时钟控制信号CLKNN。
7.根据权利要求5所述的一种低开销的抗单粒子翻转加固触发器电路结构，其特征在于：对于主锁存器电路(103)，其结构和从锁存器电路(105)相同，但其输入输出信号和从锁存器电路(105)不完全相同，PMOS(401a)栅极与PMOS(401b)栅极、NMOS(404)栅极相连为置位信号SET的输入端；
PMOS(401b)漏极与PMOS(402b)漏极、NMOS(403a)漏极、PMOS(405a)栅极、PMOS(405b)栅极、NMOS(409a)栅极、NMOS(409b)栅极相连为输出OUTPUT；
PMOS(402a)栅极与PMOS(402b)栅极、NMOS(403a)栅极、NMOS(403b)栅极、PMOS(407)漏极、NMOS(408)漏极相连为输入INPUT；
PMOS(406a)栅极与PMOS(406b)栅极、NMOS(410)栅极相连为复位信号RESET的输入端；
NMOS(408)栅极接时钟控制信号CLKNN；PMOS(407)栅极接时钟控制信号CLKN。
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