CN103475359A

CN103475359A - 抗单粒子瞬态脉冲cmos电路

Info

Publication number: CN103475359A
Application number: CN2013104390346A
Authority: CN
Inventors: 宿晓慧; 毕津顺; 罗家俊; 韩郑生; 郝乐
Original assignee: Institute of Microelectronics of CAS
Current assignee: Beijing Zhongke Micro Investment Management Co ltd
Priority date: 2013-09-24
Filing date: 2013-09-24
Publication date: 2013-12-25
Anticipated expiration: 2033-09-24
Also published as: CN103475359B

Abstract

本发明提供了一种抗单粒子瞬态脉冲CMOS电路，包括：第一缓冲器，输入端连接输入信号，输出信号连接第一传输门数据输入端；第二缓冲器，输入端连接输入信号，输出信号连接第二传输门数据输入端；第一传输门的数据输出信号，连接第二传输门的数据输出端和第一反相器输入端；第一反相器输出信号连接第二反相器输入端，第一传输门中NMOS管和第二传输门中PMOS管栅极；第二反相器输出信号连接第一传输门中PMOS管和第二传输门中NMOS管栅极，并作为抗单粒子电路输出信号。本发明利用不同上/下拉能力的缓冲器分别滤除两类单粒子脉冲，通过控制传输门输出对应信号，具有MOS管数量少，抗单粒子瞬态脉冲能力强、滤除效果好等优点。

Description

抗单粒子瞬态脉冲CMOS电路

技术领域

本发明涉及抗辐照加固电路技术领域，具体的说，本发明涉及一种抗单粒子瞬态脉冲CMOS电路。

背景技术

航天技术是衡量一个国家现代化水平和综合国力的重要标志，集成电路作为航天器的核心，其性能和功能己成为各种航天器性能的主要衡量指标之一。为了应对当前及未来航天技术发展的挑战，各国都在积极研制高性能、高抗辐照能力的集成电路。近年来我国航天事业发展迅速，载人航天工程、探月工程、“北斗”导航定位系统、“天宫”等重大航天应用抗辐照集成电路提出了迫切的需求。

单粒子效应，是指航天及地面等辐射环境中存在的高能粒子，在芯片内部敏感区域引发电离辐射所产生的辐射损伤效应。电离辐射在粒子运动轨迹上产生密集的电子/空穴对，当这些电子/空穴对被电路节点收集时，可能改变电路正常工作状态，导致数据错误，工作失常，芯片烧毁等严重后果。

单粒子效应主要可分为两大类：

硬错误：是指造成器件本身永久性损坏，如单粒子烧毁，单粒子栅穿等；

软错误：是指电路逻辑电平发生改变，存储数据发生错误，但器件本身并没有造成永久性损坏。其最主要的两种类型为单粒子翻转和单粒子瞬变。

单粒子翻转是指辐射导致存储电路状态发生翻转，通常发生在SRAM，DRAM等大规模存储阵列中，单粒子翻转产生的错误率同时钟频率无关；

单粒子瞬态SET（Single Event Transient）是指辐射导致电路节点电压、电流产生瞬时变化，产生单粒子瞬态脉冲，该脉冲在电路中传播可引起锁相环，运算放大器等模拟电路工作异常，也可能传输到存储电路的输入端，导致写入错误数据。单粒子瞬变产生的错误率随时钟频率的增加线性增加。

随着工艺尺寸缩减以及时钟频率的增加，单粒子效应引起集成电路的失效越来越严重，并且单粒子瞬态脉冲已经超过单粒子翻转成为软错误的主要来源。因此设计一种电路，滤除单粒子瞬态脉冲信号，可以有效防止瞬态脉冲的继续传播，避免对后级电路的影响，将显著提高电路的抗单粒子水平。

目前主要的抗单粒子瞬态脉冲电路主要有两类：时间冗余方法，空间冗余方法。延迟-裁决电路是常见的时间冗余方法，该方法是指将组合逻辑的输出分别经过2个不同的延时通路，将原信号和两个延迟信号输入给裁决电路，裁决电路通过多数表决决定最终的输出。常见的空间冗余方法是三倍冗余电路，即做三块一样的组合电路，三者输出给裁决电路，根据多数表决输出正确结果，需要原电路3倍以上的面积。改进的二倍冗余结构，也需要原来的2倍以上面积。而时间冗余方法也需要较大面积来实现两路延迟通路。

目前，还有人提出了通过改进末端时序单元的时间冗余采样技术，以不同相位的时钟在多个时间点采样锁存组合逻辑的输出，通过比较采样结果来滤除SET脉冲。采用该方法也需要实现两级相位延迟，以及三个锁存器以及裁决电路，硬件消耗较大。

发明内容

本发明的目的在于提供一种能解决上述问题的抗单粒子瞬态脉冲电路。

在一个方面，本发明提供了一种抗单粒子瞬态脉冲CMOS电路，包括：

第一缓冲器，用于消除“低高低”型脉冲，其输入端连接输入信号；

具有正电压栅控和负电压栅控的第一传输门，其数据输入端连接第一缓冲器的输出信号；

第二缓冲器，用于消除“高低高”型脉冲，其输入端连接输入信号；

具有正电压栅控和负电压栅控的第二传输门，其数据输入端连接第二缓冲器的输出信号；

第一反相器，其输入端连接第一传输门和第二传输门相连的数据输出信号；

第二反相器，其输入端连接第一反相器的输出信号，其中

第一反相器的输出信号连接第一传输门的正电压栅控和第二传输门的负电压栅控；第二反相器的输出信号连接第一传输门的负电压栅控和第二传输门的正电压栅控，并作为抗单粒子瞬态脉冲CMOS电路的输出信号。

在一个实施例中，所述第一缓冲器由偶数个反相器级联构成，连接输入信号的为第一级反相器，其中，奇数级反相器中PMOS管同NMOS管宽长比之比大于电子迁移率与空穴迁移率之比，偶数级反相器中PMOS管同NMOS管宽长比之比小于电子迁移率与空穴迁移率之比。

在一个实施例中，所述第二缓冲器由偶数个反相器级联构成，连接输入信号的为第一级反相器，其中，奇数级反相器中PMOS管同NMOS管宽长比之比小于电子迁移率与空穴迁移率之比；偶数级反相器中PMOS管同NMOS管宽长比之比大于电子迁移率与空穴迁移率之比。

在一个实施例中，所述第一传输门和第二传输门分别由一个PMOS管和一个NMOS管构成，PMOS管的源级同NMOS管源级相连作为传输门的数据输入端，PMOS管的漏极同NMOS管漏极相连作为传输门的数据输出端；PMOS管衬底连接电源，NMOS管衬底连接地；PMOS管栅极作为传输门的负电压栅控端，NMOS管栅极作为传输门的正电压栅控端。

通过设计使得缓冲器中反相器PMOS管和NMOS管的宽长比不匹配，造成反相器上拉/下拉驱动能力不对称，使得输出信号上升/下降延迟不同，从而实现输出脉冲展宽/压缩。对于第一缓冲器，输入“低高低”型脉冲，输出脉宽将压缩，输入“高低高”型脉冲，输出脉冲将展宽。且NMOS管和PMOS管宽长比之比同电子迁移率与空穴迁移率之比之间差异越大，缓冲器中反相器数目越多，输出脉冲展宽/压缩幅度越大。根据所要滤除的脉冲宽度，通过选择适合的NMOS管和PMOS管宽长比，和电路级数，使得输入脉宽范围位于滤除范围内的“低高低”型脉冲时，输出脉冲宽度将压缩至0，输出保持低电平，实现滤除的“低高低”型脉冲的目的。同理，第二缓冲器能够滤除脉宽范围位于滤除范围内的“高低高”型脉冲，输出保持高电平。

本发明利用不同上/下拉能力的缓冲器分别滤除两类单粒子脉冲，根据当前电平控制传输门选择对应脉冲输出。具有MOS管数量少，面积小、功耗低、抗单粒子瞬态脉冲能力强、滤除效果好等优点。通过调节电路的尺寸和级数，可以调节滤除的单粒子脉冲的宽度范围和输出延迟。例如增大缓冲器中PMOS管同NMOS管的宽长比之比同电子迁移率与空穴迁移率之比的差异，或者增大各自的反相器级数，可以扩大滤除脉冲宽度范围，但输出延迟随之增大，反之，滤除范围变小，但输出延迟也随之减小。可根据实际应用要求，进行选取。

附图说明

图1为本发明一个实施例提供的抗单粒子瞬态脉冲CMOS电路的结构示意图；

图2为本发明一个实施例提供的第一缓冲器电路结构示意图；

图3为本发明一个实施例提供的第二缓冲器电路结构示意图；

图4为本发明一个实施例提供的抗单粒子瞬态脉冲CMOS电路工作波形示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

本发明提供了一种抗单粒子瞬态脉冲CMOS电路，包括：第一缓冲器，用于消除“低高低”型脉冲，其输入端连接输入信号input；

具有正电压栅控和负电压栅控的第一传输门，其数据输入端连接第一缓冲器的输出信号out1；

第二缓冲器，用于消除“高低高”型脉冲，其输入端连接输入信号input；

具有正电压栅控和负电压栅控的第二传输门，其数据输入端连接第二缓冲器的输出信号out2；

第一反相器，其输入端连接第一传输门和第二传输门相连的数据输出信号out；

第二反相器，其输入端连接第一反相器的输出信号out_inv，其中

第一反相器的输出信号out_inv连接第一传输门的正电压栅控和第二传输门的负电压栅控；第二反相器的输出信号output连接第一传输门的负电压栅控和第二传输门的正电压栅控，并作为抗单粒子瞬态脉冲CMOS电路的输出信号。

本发明的实施例中，通过根据需要滤除的单粒子瞬态脉冲的类型和宽度范围，来确定缓冲器的类型、级数和尺寸。本发明的实施例可以采用0.18微米CMOS工艺实现，由于深亚微米工艺下，电子迁移率同空穴迁移率之比为2～3，且缓冲器中MOS管宽长比同该值差异越大，缓冲器展宽/压缩能力越强。对于本实施例，设计要求其能够滤脉宽不超过1ns的单粒子脉冲信号。

由于存在两种不同类型的单粒子脉冲，即“低高低”型脉冲和“高低高”型脉冲，因此，需要两种不同类型的缓冲器来分别进行滤除。

第一缓冲器101设计用于消除“低高低”型脉冲。为此，第一缓冲器101可以由偶数个反相器级联构成，连接输入信号的为第一级反相器，其中，奇数级反相器中PMOS管同NMOS管宽长比之比大于电子迁移率与空穴迁移率之比，偶数级反相器中PMOS管同NMOS管宽长比之比小于电子迁移率与空穴迁移率之比。为了使得输入1ns脉冲时，输出脉宽缩减至0，在一个实施例中，综合考虑MOS管宽长比比值及缓冲器级数，通过仿真确定，第一缓冲器101由4个反相器级联构成。如图2所示，PMOS管201和205、NMOS管204和208宽长比均设为10微米/0.18微米，PMOS管203和207、NMOS管202和206宽长比均设为0.5微米/0.18微米。

第二缓冲器102设计用于消除“高低高”型脉冲。为此，第二缓冲器102可以由偶数个反相器级联构成，连接输入信号的为第一级反相器，其中，奇数级反相器中PMOS管同NMOS管宽长比之比小于电子迁移率与空穴迁移率之比；偶数级反相器中PMOS管同NMOS管宽长比之比大于电子迁移率与空穴迁移率之比。在一个实施例中，第二缓冲器102由4个反相器级联构成，如图3所示，PMOS管303和307、NMOS管302和306宽长比均为10微米/0.18微米；PMOS管301和305、NMOS管304和308宽长比均为0.5微米/0.18微米。

第一传输门和第二传输门都是分别具有正电压栅控和负电压栅控的传输门。即，当正电压栅控为高电平且负电压栅控为低电平时导通；当正电压栅控为低电平且负电压栅控为高电平时关闭。

在本发明的实施例中，第一传输门和第二传输门分别由一个PMOS管和一个NMOS管构成。每个传输门中PMOS管的源级同NMOS管源级相连作为传输门的数据输入端，PMOS管的漏极同NMOS管漏极相连作为传输门的数据输出端；PMOS管衬底连接电源，NMOS管衬底连接地；PMOS管栅极作为传输门的负电压栅控端，NMOS管栅极作为传输门的正电压栅控端。

具体来说，本发明的实施例中，第一传输门由并联的PMOS管103和NMOS管104组成；第二传输门由并联的PMOS管105和NMOS管106组成。本实施例中，组成传输门的PMOS管103，105和NMOS管104，106宽长比为1微米/0.18微米。

在一个实施例中，第一和第二反相器107和108中PMOS管宽长比3微米/0.18微米，NMOS管宽长比为1微米/0.18微米。

图4为本发明的一个实施例提供的抗单粒子瞬态电路工作波形示意图，电源压1.8V，从上至下分别为电路输入信号input，电路输出信号output，反相器107输出信号out_inv，反相器107输入信号out，缓冲器101输出信号out1，缓冲器102输出信号out2。

0ns时，input为高电平，out1和out2输出高电平，由于out_inv为反相器108输入信号，output为反相器108输出信号，因此第一传输门和第二传输门必有一个开启，因此out为高电平，out_inv为低电平，output为高电平，第一传输门关断，第二传输门开启。

在10ns时，input产生一个脉冲宽度为1ns的“高低高”型干扰脉冲，此时缓冲器101输出脉冲展宽，out1输出约2ns的低电平。缓冲器102输出脉冲压缩，滤除“高低高”脉冲，输出out2始终为高电平。由于此时，第二传输门开启，第一传输门关断，因此out1信号没能通过传输门传输，因此output始终为高电平，实现了滤除“高低高”型单粒子干扰脉冲的目的。

在20ns时，input变为低电平，驱动out1和out2变为低电平，此时out2经过第二传输门传输到out信号，使得out信号变为低电平，out_inv信号变为高电平，output信号变为低电平，令第一传输门开启，第二传输门关断，out1信号传输到out信号，out信号仍为低电平，output信号为低电平。

在30ns时，input产生一个脉冲宽度为1ns的“低高低”型干扰脉冲，此时缓冲器101输出脉冲压缩，输出脉冲宽度为0，out1为低电平。缓冲器102输出脉冲展宽，输出out2脉冲宽度为2.2ns。由于此时，第一传输门开启，第二传输门关断，因此out2信号没能通过传输门传输，因此output始终为低电平，实现了滤除“低高低”型单粒子干扰脉冲的目的。

在40ns时，input变为高电平，驱动out1和out2变为高电平，此时out1经过第二传输门传输到out信号，使得out信号变为高电平，out_inv信号变为低电平，output信号变为高电平，使得第二传输门开启，第一传输门关断，out1信号传输到out信号，由于out1信号也为高电平，因此out信号仍为高电平，output信号为高电平。

因此，通过output和out_inv信号控制两个传输门，使得输出低电平时，传输第一缓冲器输出信号out1，输出信号能够滤除“低高低”型单粒子干扰脉冲。而输出高电平时，传输第二缓冲器输出信号out2，使得输出信号能够滤除“高低高”型单粒子干扰脉冲。

仿真可知，当input中单粒子瞬态脉冲宽度不超过1ns时，本实施例都可以将其滤除。在本实施例中，通过对波形测量可知，out相对于input下降沿延迟为1.4ns，上升沿延迟为1.4ns。

在设计过程中，增大PMOS管和NMOS管的宽长比之比同电子迁移率与空穴迁移率之比的差异，或增加缓冲器中反相器的级数，缓冲器101和102能够滤除的脉冲宽度将更大，但其输出信号的延迟也将变大。

由于本发明采用不同上下拉驱动能力的缓冲器101和102来滤除脉冲，而无需延迟电路，因此在实施例中仅采用24个MOS管，所用MOS管最大尺寸为10微米/0.18微米，若采用Muller C方法至少需要30个最大尺寸为10微米/0.18微米的MOS管，表明本发明面积小，功耗低；同时由于单粒子瞬态脉冲通常不超过1ns，采用本实施例均可滤除，且输出波形平滑无毛刺，表明本发明抗单粒子瞬态脉冲能力强，滤除效果好。

上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims

1.一种抗单粒子瞬态脉冲CMOS电路，包括：

第一缓冲器，用于消除“低高低”型脉冲，其输入端连接输入信号（input）；

具有正电压栅控和负电压栅控的第一传输门，其数据输入端连接第一缓冲器的输出信号（out1）；

第二缓冲器，用于消除“高低高”型脉冲，其输入端连接输入信号（input）；

具有正电压栅控和负电压栅控的第二传输门，其数据输入端连接第二缓冲器的输出信号（out2）；

第一反相器，其输入端连接第一传输门和第二传输门相连的数据输出信号（out）；

第二反相器，其输入端连接第一反相器的输出信号（out_inv），其中

第一反相器的输出信号（out_inv）连接第一传输门的正电压栅控和第二传输门的负电压栅控；第二反相器的输出信号（output）连接第一传输门的负电压栅控和第二传输门的正电压栅控，并作为抗单粒子瞬态脉冲CMOS电路的输出信号。

2.根据权利要求1所述的电路，其特征在于，所述第一缓冲器（101）由偶数个反相器级联构成，连接输入信号的为第一级反相器，其中，奇数级反相器中PMOS管同NMOS管宽长比之比大于电子迁移率与空穴迁移率之比，偶数级反相器中PMOS管同NMOS管宽长比之比小于电子迁移率与空穴迁移率之比。

3.根据权利要求1所述的电路，其特征在于，所述第二缓冲器（102）由偶数个反相器级联构成，连接输入信号的为第一级反相器，其中，奇数级反相器中PMOS管同NMOS管宽长比之比小于电子迁移率与空穴迁移率之比；偶数级反相器中PMOS管同NMOS管宽长比之比大于电子迁移率与空穴迁移率之比。

4.根据权利要求1所述的电路，其特征在于，所述第一传输门和第二传输门分别由一个PMOS管和一个NMOS管构成，PMOS管的源级同NMOS管源级相连作为传输门的数据输入端，PMOS管的漏极同NMOS管漏极相连作为传输门的数据输出端；PMOS管衬底连接电源，NMOS管衬底连接地；PMOS管栅极作为传输门的负电压栅控端，NMOS管栅极作为传输门的正电压栅控端。