CN210578492U - 一种cmos集成电路抗单粒子效应加固电路 - Google Patents

Abstract

本实用新型公开了一种CMOS集成电路抗单粒子效应加固电路，属于集成电路、电路抗辐射加固技术领域。该电路包括上拉网络、下拉网络和源衬电压设置网络，其中，上拉网络、下拉网络和源衬电压设置网络共用输入端，上拉网络的电源端口和衬底的电压由源衬电压设置网路提供，下拉网路的接地端口和衬底的电压同样由源衬电压设置网络提供，上拉网络和下拉网络相连形成输出端口。本实用新型不仅能够完成普通CMOS集成电路的逻辑功能，还具备高性能的抗单粒子效应的性能。

Description

一种CMOS集成电路抗单粒子效应加固电路

技术领域

本实用新型涉及集成电路、电路抗辐射加固技术领域，特别是指一种CMOS集成电路抗单粒子效应加固电路。

背景技术

随着材料、化学、工程技术等学科的飞速发展以及互相融合，集成电路中器件的最小尺寸不断突破极限。集成电路是航空航天以及电子产品的核心，随着集成电路尺寸的不断缩小，随之而来的电源电压持续降低、栅氧化层厚度达到几个纳米级别、集成度高等技术上的改变，对集成电路抗辐射加固设计也带来了明显的变化和更严重的挑战，例如栅氧化层厚度非常薄导致总剂量效应对集成电路造成的影响非常小，电源电压降低导致单粒子效应明显加重，集成度提高导致多位单粒子翻转加重，对抗辐射设计提出了更新和更高的要求。

对于CMOS集成电路，集成电路中对入射粒子最敏感的区域通常是反向偏置的PN结，工作在截状态的场效应晶体管的漏电极PN结反偏，漏区和衬底之间存在较强的外加电压。当具有高能量的粒子入射到截止管的漏区时，会在其入射轨迹上和材料作用产生大量的自由电子-空穴对，并破坏漏区与衬底之间的内建电场，使外加电压产生的强电场可以沿着入射轨迹向下延伸，形成漏斗似的形状，这一现象被称之为漏斗效应。在漏斗效应下，半导体晶体管的漏区和衬底近似导通，在外加电压下，由入射粒子产生的大量电子-空穴对大部分被漏区及衬底收集，形成瞬态脉冲电流。单粒子瞬态效应可能产生错误的逻辑信号，并使整个系统的功能失常。

实用新型内容

有鉴于此，本实用新型提出了一种CMOS集成电路抗单粒子效应加固电路，其能够提高电路的抗单粒子效应的性能。

为了实现上述目的，本实用新型所采取的技术方案是：

一种CMOS集成电路抗单粒子效应加固电路，包括上拉网络和下拉网络；还包括用于设置上拉网络和下拉网络中晶体管的源极和衬底电压的源衬电压设置网络；上拉网络的电源端口和衬底电压端口，以及下拉网络的接地端口和衬底电压端口均连接至源衬电压设置网络的输出端，所述上拉网络和下拉网络相连，且连接点作为整个加固电路的输出端，所述源衬电压设置网络、上拉网络和下拉网络的输入端相连，作为整个加固电路的输入端。

进一步的，所述源衬电压设置网络的输出电压与整个加固电路输出端的电压相同。

进一步的，所述源衬电压设置网络由上下两部分组成，其中，上部分的结构与所述上拉网络相同，下部分的结构与所述下拉网络相同，上下两部分相连，连接处形成源衬电压设置网络的输出端，同时，上下两部分共用输入端，连接至整个加固电路的输入端。

进一步的，所述源衬电压设置网络由上下两部分组成，其中，上部分的结构为将所述上拉网络中的PMOS器件依据尺寸进行拆分或合并所得的电路，下部分的结构为将所述下拉网络中的NMOS器件依据尺寸进行拆分或合并所得的电路，上下两部分相连，连接处形成源衬电压设置网络的输出端，同时，上下两部分共用输入端，连接至整个加固电路的输入端。

通过采用上述技术方案，本实用新型具有如下有益效果：

1、本实用新型中，当输入组合使输出为低电平时，源衬电压设置网络设置上拉网络的电源输入端和衬底为低电平，此时输出也为低电平，这样上拉网络的晶体管的漏极和衬底的电压差为零，当有高能粒子入射上拉网络的晶体管的漏极并产生了大量电子空穴对后，由于该晶体管的漏极和衬底之间电压差为零，电子空穴对不会在电场的作用下被漏极大量收集，只会在电子空穴对扩散的过程中吸收少许，对输出节点电压的影响大大降低，从而大幅度提升了电路抗单粒子效应的性能。

2、本实用新型中，当输入组合使输出为高电平时，源衬电压设置网络设置下拉网络的接地端和衬底为高电平，此时输出也为高电平，这样下拉网络的晶体管的漏极和衬底的电压差为零，当有高能粒子入射下拉网络的晶体管的漏极并产生了大量电子空穴对后，由于该晶体管的漏极和衬底之间电压差为零，电子空穴对不会在电场的作用下被漏极大量收集，只会在电子空穴对扩散的过程中吸收少许，对输出节点电压的影响大大降低，从而大幅度提升了电路抗单粒子效应的性能。

3、利用本实用新型，不管输出为高电平还是低电平，输出端敏感节点的漏极与衬底电压差都为零，没有电场吸收电子空穴对，使得高能粒子入射对输出节点电平得影响达到最低。对电路抗单粒子效应性能的提升有很大的效果。

附图说明

图1为本实用新型实施例中CMOS集成电路抗单粒子效应加固电路的示意图。

图2为本实用新型实施例中的一种与非门加固电路的示意图。

图3为针对普通与非门电路以及图2电路的单粒子仿真结果对比图。其中，曲线general为普通与非门的输出曲线，曲线harded为图2中加固与非门的输出曲线。

具体实施方式

为进一步阐明本实用新型的目的、技术方案及有点，以下结合具体实施例，并参照附图，对本实用新型进一步详细说明。

如图1所示，一种CMOS集成电路抗单粒子效应加固电路，该电路包括上拉网络、下拉网络和源衬电压设置网络，源衬电压设置网络用于设置上拉网络和下拉网络中晶体管的源极和衬底的电压，上拉网络、下拉网络和源衬电压设置网络共用输入端inputs，上拉网络的电源端口和衬底的电压由源衬电压设置网路提供，下拉网路的接地端口和衬底的电压同样由源衬电压设置网络提供，上拉网络和下拉网络相连形成整个加固电路的输出端口outputs。

该电路中，源衬电压设置网络的输出电压与整个加固电路的输出端电压相同，上拉网络和下拉网络的结构同标准上拉网络、标准下拉网络结构相同，不同之处在于，上拉网络的电压端口和衬底不接到电源，下拉网路的接地端口和衬底同样不接地，而是都由源衬电压设置网络的输出端口提供。

一般情况下，上拉网络和下拉网络中的关态NMOS或关态PMOS是对单粒子瞬态效应敏感的部位。处于关态的NMOS或PMOS其源、漏（或漏、体）两端之间存在电压差，但由于器件处于关态，没有电流通路，因此源漏之间无电流。当单粒子入射关态NMOS或PMOS后，从单粒子瞬态效应的产生过程来看，源漏之间或漏体之间形成了电流通路，又因为源、漏（或漏、体）之间存在电压差，因此即使关态的器件也可以在辐照下产生电流。

本电路中，源衬电压设置网络可以将关态的NMOS或PMOS源漏电压差和漏体电压差消除，故可以减弱单粒子瞬态效应。为了消除敏感NMOS或PMOS的源漏电压差和漏体电压差，源衬电压设置网络将上拉网络的VDD端口和衬底电压端口以及下拉网络的GND端口和衬底电压端口短接，并均连接到了源衬电压设置网络的输出端。

源衬电压设置网络的结构可以有多种形式。例如，源衬电压设置网络可以与上拉网络和下拉网络相同。即，在源衬电压设置网络的电路结构中，上半部分可以复制上拉网络，下半部分可以复制下拉网络，随后这两个复制网络相连，形成源衬电压设置网络的输出端。源衬电压设置网络中的上拉、下拉网络共用输入端，连接至整个加固电路的输入端口。源衬电压设置网络的电源VDD端口、GND端口和衬底端口正常连接至VDD和GND电源线。

此外，源衬电压设置网络的上下两部分也可与上拉网络和下拉网络的结构不同。具体来说，在源衬电压设置网络的电路结构中，源衬电压设置网络的上半部分可以将加固电路的上拉网络中的PMOS器件依据尺寸进行拆分或合并，例如栅宽为200μm的PMOS管可以拆分为两个栅宽为100μm的PMOS管并联；源衬电压设置网络的下半部分可以将加固电路的下拉网络中的NMOS器件依据尺寸进行拆分或合并。

图2为采用源衬电压设置网络加固的二输入与非门的加固电路。其中，P1管、P2管组成上拉网络，N1管、N2管组成下拉网络，P3管、P4管、N3管、N4管组成源衬电压设置网络。当输入只要有一个是低电平，则输出OUT和节点A的电平同时为高电平，N1晶体管和N2晶体管的衬底都为高电平，此时N1晶体管的漏极与衬底的电压差为0，当有单粒子入射晶体管N1的漏极上，对输出电压的影响降到最低。当输出OUT为低电平时，节点A将晶体管P1和P2的源极和衬底电压都降为低电平，与输出节点相同，降低了单粒子效应对输出节点电压的影响。

源衬电压设置网络对电路性能的影响：晶体管P1、P2并联并且和并联的晶体管P3、P4“串联”，但上升沿上升的速度比串联的慢；晶体管N1、N2串联后再和串联的晶体管N3、N4“串联”，同样的，其下降沿下降的速度比串联的慢，为了保持一定的驱动能力，晶体管的尺寸都要增大。

图2实施例中，源衬电压设置网络的上半部分和下半部分分别复制了电路的上拉网络和下拉网络，在实际使用时，源衬电压设置网络也可以与上拉网络和下拉网络的结构不同。例如，将源衬电压设置网络的P4晶体管拆分成两个晶体管，其中，每个晶体管的栅宽为P4的一半。对于源衬电压设置网络的下半部分也可以进行类似的拆分、合并变换。需要说明的是，所有可以将上拉网络的VDD端和下拉网络的GND端以及两个网络的衬底电压端短接的源衬电压设置网络结构，都符合本实用新型的核心思想，属于本实用新型的保护范围。

图3为针对普通与非门电路以及图2电路的单粒子仿真结果对比图。其中，曲线general为普通与非门的输出曲线，曲线harded为加固与非门的输出曲线。从图中可以看出，在2ns时刻，普通与非门的输出电压已经下降到了近0.1V，输出逻辑已经严重翻转，而加固与非门输出电压只下降了不到0.4mV，只是使得输出有一个毛刺产生，并没有改变输出节点逻辑电平翻转。在输出为高电平时，7ns时刻，普通与非门的输出逻辑电平已经严重翻转，而加固与非门并没有翻转。

本领域技术人员公知，CMOS集成电路在任何输出的情况都会出现敏感节点，在敏感节点存在时如果由高能粒子入射到该敏感节点，会在其入射轨迹上和材料作用产生大量的自由电子-空穴对，破坏漏区与衬底之间的内建电场，半导体晶体管的漏区和衬底近似导通，在外加电压下，由入射粒子产生的大量电子-空穴对大部分被漏区及衬底收集，导致输出节点逻辑发生错误。而本实用新型提出了一种CMOS集成电路抗单粒子效应加固电路，能够提高电路的抗单粒子效应的性能，是对现有技术的一种重要改进。

以上所述的具体实施例，对本实用新型的目的，技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施例而已，并不用于限制本实用新型，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (4)

1.一种CMOS集成电路抗单粒子效应加固电路，包括上拉网络和下拉网络；其特征在于：还包括用于设置上拉网络和下拉网络中晶体管的源极和衬底电压的源衬电压设置网络；上拉网络的电源端口和衬底电压端口，以及下拉网络的接地端口和衬底电压端口均连接至源衬电压设置网络的输出端，所述上拉网络和下拉网络相连，且连接点作为整个加固电路的输出端，所述源衬电压设置网络、上拉网络和下拉网络的输入端相连，作为整个加固电路的输入端。

2.根据权利要求1所述的一种CMOS集成电路抗单粒子效应加固电路，其特征在于：所述源衬电压设置网络的输出电压与整个加固电路输出端的电压相同。

3.根据权利要求1所述的一种CMOS集成电路抗单粒子效应加固电路，其特征在于：所述源衬电压设置网络由上下两部分组成，其中，上部分的结构与所述上拉网络相同，下部分的结构与所述下拉网络相同，上下两部分相连，连接处形成源衬电压设置网络的输出端，同时，上下两部分共用输入端，连接至整个加固电路的输入端。

4.根据权利要求1所述的一种CMOS集成电路抗单粒子效应加固电路，其特征在于：所述源衬电压设置网络由上下两部分组成，其中，上部分的结构为将所述上拉网络中的PMOS器件依据尺寸进行拆分或合并所得的电路，下部分的结构为将所述下拉网络中的NMOS器件依据尺寸进行拆分或合并所得的电路，上下两部分相连，连接处形成源衬电压设置网络的输出端，同时，上下两部分共用输入端，连接至整个加固电路的输入端。

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