CN204272058U - 能够抵抗单粒子效应和双节点翻转的时域加固触发器 - Google Patents

Abstract

本实用新型涉及抗辐射集成电路设计领域，为提供可以应用于辐射环境下的触发器，为此，本实用新型采取的技术方案是，能够抵抗单粒子效应和双节点翻转的时域加固触发器，包括5个传输门TG1’～TG5’、5个反相器INV1’～INV5’、3个二输入保护门DIG1’～DIG3’和一个延迟单元结构τ，输入D’分别经由TG1’和INV1’后的节点为A’，A’节点后分为两个支路，各自接反相器INV2’和INV3’，其中接INV3’的支路还需要加延迟单元τ，这两个支路各自经由传输门TG2’和TG3’后的节点是B1’和B2’。本实用新型主要应用于抗辐射集成电路设计。

Description

能够抵抗单粒子效应和双节点翻转的时域加固触发器

技术领域

本实用新型涉及抗辐射集成电路设计领域，尤其设计使用保护门和延时单元的组合对时序电路进行加固，具有抗单粒子效应(Single-event Upset,SEU)和双节点翻转(Double-nodeUpsets,DNU)的能力，还可以抵抗输入端口和时钟线的瞬时错误脉冲(Single Event Transient,SET)。

技术背景

应用于太空领域中的集成电路会遭受粒子轰击引起软错误，常见的太空中的辐射机理有α粒子、高能中子、高能宇宙射线、低能宇宙中子的轰击，这些粒子打向硅表面引起晶体管内部产生多余电荷而错误的开启或关断。单粒子效应是集成电路在空间环境中面临的主要辐射效应。它会在芯片中产生电离电荷，引起模拟/数字电路功能紊乱。

时钟沿触发的D触发器是构成时序逻辑电路记忆功能的常用单元，采用内部反馈机制来实现逻辑值的存储，对于触发器的加固尤为重要。常用的设计加固方法(RadiationHardened-by Design,RHBD)有模组冗余和使用保护门。模组冗余会大大增加电路面积和功耗，保护门电路则不会。常用的主从边沿触发器的主从结构保持一致，但是在设计加固的触发器结构中其主从结构经常不一致。

发明内容

为克服现有技术的不足，本实用新型旨在提供可以应用于辐射环境下的触发器，为此，本实用新型采取的技术方案是，能够抵抗单粒子效应和双节点翻转的时域加固触发器，包括5个传输门TG1’～TG5’、5个反相器INV1’～INV5’、3个二输入保护门DIG1’～DIG3’和一个延迟单元结构τ，输入D’分别经由TG1’和INV1’后的节点为A’，A’节点后分为两个支路，各自接反相器INV2’和INV3’，其中接INV3’的支路还需要加延迟单元τ，这两个支路各自经由传输门TG2’和TG3’后的节点是B1’和B2’；B1’、B2’均作为DIG1’和DIG2’的输入信号，DIG1’的输出节点是C1’，DIG2’的输出节点是C2’，C1’经由INV4’和TG4’连至B1’节点，C2’经由INV5’和TG5’后连接至B2’节点，C1’、C2’作为DIG3’的两个输入，DIG3’的输出Q’即为触发器的输出端。

二输入保护门和延时单元τ的组合结构具体为，二输入保护门DIG两个输入之间设置有一个延时单元结构。

其中的延时单元结构为两个反相器中间连一个PMOS和一个NMOS，晶体管P1、N1和P3、N3分别构成两组反相器，其中P1、P3的源级接VDD，N1、N3的源级接GND，P1、N1的漏端相连记做节点A，A再连接P2、N2、P3、N3的栅端，P2的源漏级均接VDD，N2的源漏级均接GND，P1、N1的栅端相连作为延迟单元的输入端In，P3、N3的漏端相连作为延迟单元的输出端Out；晶体管P2、N2需要大的面积，作为大电容充放电来延迟时间，通过调整P2、N2的宽*长调节延迟时间τ的大小。

能够抵抗单粒子效应和双节点翻转的时域加固触发器，包括：7个传输门TG1～7、7个反相器INV1～7、3个二输入保护门DIG1～3、一个三输入保护门TIG、和两个延迟单元，输入D经由TG1和INV1后的节点为A，A节点后分为三个支路，各自接0、τ、2τ的延迟单元后再分别接反相器INV2、INV3和INV4，INV2经过传输门TG2后的节点是B1，INV3经过传输门TG3后的节点是B2，INV4经过传输门TG4后的节点是B3；B1、B2作为DIG1的两个输入信号，DIG1的输出节点是C1，C1经由INV5和TG5反馈连至B1节点；B2、B3作为DIG2的两个输入信号，DIG2的输出节点是C2，C2经由INV6和TG6反馈连至B2节点；B1、B3作为DIG3的两个输入信号，DIG3的输出节点是C3，C3经由INV7和TG7反馈连至B3节点；C1、C2、C3作为TIG的三个输入，TIG的输出Q即为触发器的输出端。

三输入保护门TIG晶体管级结构为：使用三个PMOS管PM1、PM2、PM3串联，三个NMOS管NM1、NM2、NM3串联；PM1的源级接VDD，PM3的漏极接NM3的漏极，NM1的源级接GND，PM1和NM1的栅极作为一个输入A，PM2和NM2的栅极作为另一个输入B，PM3和NM3的栅极作为另一个输入C，PM3和NM3的漏极作为输出O，TIG在三个输入不相同的时输出为高阻态。在三个输入信号相同时，该单元的功能与反相器的功能一致。

与已有技术相比，本实用新型的技术特点与效果：

这两种触发器结构是通过结构设计的手段对电路进行加固的，第一类触发器可以稳定的抵抗SEU，第二类触发器能够稳定的抵抗DNU。

使用三输入保护门的第二类结构还可以抵抗输入端口和时钟线上的SET。

附图说明

图1可以抵抗单粒子效应的触发器的电路结构；

图2DIG和延迟单元的组合结构；

图3延时单元的晶体管结构；

图4可以抵抗双节点翻转的时域加固触发器的电路结构；

图5(a)TIG的晶体管级结构，(b)TIG的逻辑符号，(c)TIG的时序图。

具体实施方式

本实用新型的目的是提供可以应用于辐射环境下的触发器，应用保护门设计了两种触发器。第一类触发器使用二输入保护门，可以抵抗SEU；第二类触发器使用三输入保护门，可以抵抗DNU，还可以抵抗输入端口和时钟线上的SET。

本实用新型采用的技术方案是：

可以抵抗SEU的第一类触发器的结构(如图1所示)使用5个传输门TG1’～TG5’、5个反相器INV1’～INV5’、3个二输入保护门DIG1’～DIG3’和一个延迟单元结构τ。输入D’经由TG1’和INV1’后的节点为A’，A’节点后分为两个支路，各自接反相器INV2’和INV3’，其中接INV3’的支路还需要加延迟单元τ，这两个支路各自经由传输门TG2’和TG3’后的节点是B1’和B2’。B1’、B2’均作为DIG1’和DIG2’的输入信号，DIG1’的输出节点是C1’，DIG2’的输出节点是C2’，C1’经由INV4’和TG4’连至B1’节点，C2’经由INV5’和TG5’后连接至B2’节点，C1’、C2’作为DIG3’的两个输入，DIG3’的输出Q’即为触发器的输出端。

图2是DIG和延时单元τ的组合结构。DIG在两个输入不相同时输出为高阻态，维持原来的电平。在两个输入信号相同时，该单元的功能与反相器的功能一致。延时单元具有时长为τ的延时，当输入信号发生SET，且SET脉冲宽度小于τ时，可以屏蔽掉SET，输出不受影响。

其中的延时单元结构(如图3所示为其晶体管级结构)为两个反相器中间连一个PMOS和一个NMOS。晶体管P1、N1和P3、N3分别构成两组反相器，其中P1、P3的源级接VDD，N1、N3的源级接GND，P1、N1的漏端相连记做节点A，A再连接P2、N2、P3、N3的栅端，P2的源漏级均接VDD，N2的源漏级均接GND，P1、N1的栅端相连作为延迟单元的输入端In，P3、N3的漏端相连作为延迟单元的输出端Out。晶体管P2、N2需要大的面积，作为大电容充放电来延迟时间，通过调整P2、N2的宽*长可以调节延迟时间τ的大小。

在时钟的低电平阶段，传输门TG1’、TG4’、TG5’导通，主级处于透明阶段，输入D’被传送到主级的输出端，从级处于维持阶段。在时钟的高电平阶段，传输门TG2’、TG3’导通，从级处于透明阶段，从级输入B1’、B2’被传送到触发器输出端Q’，主级处于维持阶段。

该结构关键节点有5个，都有可能被粒子轰击发生单粒子效应。A’发生单粒子瞬态(Single event transient,SET)时，由于延时单元的存在，B1’、B2’节点不会同时受SET的影响，保护门的两个输入不一致时进入维持阶段，输出浮空保持不变，C1’、C2’的状态不受影响，Q’也就不受影响。B1’或B2’中一个发生SEU时，DIG1’、DIG2’进入维持阶段，C1’、C2’维持之前正确的电平，Q’不受影响。当C1’或C2’中一个发生SEU时，DIG3’进入维持阶段，Q’浮空维持原来的电平值屏蔽错误。

可以抵抗DNU的第二类触发器的结构(如图4所示)使用7个传输门TG1～7、7个反相器INV1～7、3个二输入保护门DIG1～3、一个三输入保护门TIG、和两个延迟单元。输入D经由TG1和INV1后的节点为A，A节点后分为三个支路，各自接0、τ、2τ的延迟单元(延迟时间为τ)后再分别接反相器INV2、INV3和INV4，INV2经过传输门TG2后的节点是B1，INV3经过传输门TG3后的节点是B2，INV4经过传输门TG4后的节点是B3。B1、B2作为DIG1的两个输入信号，DIG1的输出节点是C1，C1经由INV5和TG5反馈连至B1节点；B2、B3作为DIG2的两个输入信号，DIG2的输出节点是C2，C2经由INV6和TG6反馈连至B2节点；B1、B3作为DIG3的两个输入信号，DIG3的输出节点是C3，C3经由INV7和TG7反馈连至B3节点。C1、C2、C3作为TIG的三个输入，TIG的输出Q即为触发器的输出端。

三输入保护门TIG(如图5(a)所示为其晶体管级结构，(b)为其逻辑符号，(c)为其时序图)的结构为：使用三个PMOS管PM1、PM2、PM3串联，三个NMOS管NM1、NM2、NM3串联；PM1的源级接VDD，PM3的漏极接NM3的漏极，NM1的源级接GND，PM1和NM1的栅极作为一个输入A，PM2和NM2的栅极作为另一个输入B，PM3和NM3的栅极作为另一个输入C，PM3和NM3的漏极作为输出O。TIG在三个输入不相同的时输出为高阻态。在三个输入信号相同时，该单元的功能与反相器的功能一致。

在时钟的低电平阶段，传输门TG1、TG5、TG6、TG7导通，主级处于透明阶段，从级处于维持阶段。在时钟的高电平阶段，传输门TG2、TG3、TG4导通，从级处于透明阶段，从级输入B1、B2、B3被传送到触发器输出端Q，主级处于维持阶段。

该结构关键节点有7个，都有可能被粒子轰击发生单粒子效应。分析双节点翻转时，不考虑A节点，将其他内部节点分为两组，分别为{B1、B2、B3}和{C1、C2、C3}。当发生错误翻转的两个节点都出现在B组别时，只有一个二输入保护门的输出会错误翻转，TIG进入维持阶段，输出不变。例如B1、B2发生错误，由这两个节点驱动的保护门输出C1翻转，C2、C3维持正确电平，TIG输出浮空，Q不变，屏蔽错误。当发生错误翻转的两个节点都出现在C组别时，TIG进入维持阶段，输出浮空，Q保持不变。当B和C组别各自有一个节点发生错误翻转时，考虑最坏情况是，发生错误的C节点通过INV驱动B节点出错，两个错误的B节点导致其驱动的DIG错误输出，即两个C组别的节点错误，也可以被TIG屏蔽。例如，B1、C2发生错误，则B2由于C2的驱动而出错，B1、B2共同驱动的DIG1，所以C1错误，但是C3保持正确，所以Q不变。

如果D或者时钟线发生SET(脉冲宽度小于τ)，由于延时单元的存在，错误不会同时传播到B组别，保护门会将SET屏蔽。

单元	PMOS/最小尺寸	NMOS/最小尺寸
			传输门	1	1
反相器	2	1
			DIG	4	2
TIG	6	3

表1

通过调节延时单元中晶体管N2、P2的长*宽，可以调节延迟时间，一般取延迟时间为500ps。同时为了保持保护门的驱动强度，需要增大保护门的宽长比，该触发器所用各个单元的宽长比如表1，在标准商用GSMC018工艺中，最小尺寸指晶体管沟道长度220nm，沟道宽度180nm。传输门可以使用最小尺寸宽长比，反相器PMOS的宽长比是NMOS的2倍，NMOS用最小尺寸。DIG晶体管尺寸是反相器的2倍，TIG晶体管尺寸是反相器的3倍。

Claims (5)

1.一种能够抵抗单粒子效应和双节点翻转的时域加固触发器，其特征是，包括5个传输门TG1’～TG5’、5个反相器INV1’～INV5’、3个二输入保护门DIG1’～DIG3’和一个延迟单元结构τ，输入D’分别经由TG1’和INV1’后的节点为A’，A’节点后分为两个支路，各自接反相器INV2’和INV3’，其中接INV3’的支路还需要加延迟单元τ，这两个支路各自经由传输门TG2’和TG3’后的节点是B1’和B2’；B1’、B2’均作为DIG1’和DIG2’的输入信号，DIG1’的输出节点是C1’，DIG2’的输出节点是C2’，C1’经由INV4’和TG4’连至B1’节点，C2’经由INV5’和TG5’后连接至B2’节点，C1’、C2’作为DIG3’的两个输入，DIG3’的输出Q’即为触发器的输出端。

2.如权利要求1所述的能够抵抗单粒子效应和双节点翻转的时域加固触发器，其特征是，二输入保护门和延时单元τ的组合结构具体为，二输入保护门DIG两个输入之间设置有一个延时单元结构。

3.如权利要求1所述的能够抵抗单粒子效应和双节点翻转的时域加固触发器，其特征是，其中的延时单元结构为两个反相器中间连一个PMOS和一个NMOS，晶体管P1、N1和P3、N3分别构成两组反相器，其中P1、P3的源级接VDD，N1、N3的源级接GND，P1、N1的漏端相连记做节点A，A再连接P2、N2、P3、N3的栅端，P2的源漏级均接VDD，N2的源漏级均接GND，P1、N1的栅端相连作为延迟单元的输入端In，P3、N3的漏端相连作为延迟单元的输出端Out；晶体管P2、N2需要大的面积，作为大电容充放电来延迟时间，通过调整P2、N2的宽*长调节延迟时间τ的大小。

4.如权利要求1所述的能够抵抗单粒子效应和双节点翻转的时域加固触发器，其特征是，包括：7个传输门TG1～7、7个反相器INV1～7、3个二输入保护门DIG1～3、一个三输入保护门TIG、和两个延迟单元，输入D经由TG1和INV1后的节点为A，A节点后分为三个支路，各自接0、τ、2τ的延迟单元后再分别接反相器INV2、INV3和INV4，INV2经过传输门TG2后的节点是B1，INV3经过传输门TG3后的节点是B2，INV4经过传输门TG4后的节点是B3；B1、B2作为DIG1的两个输入信号，DIG1的输出节点是C1，C1经由INV5和TG5反馈连至B1节点；B2、B3作为DIG2的两个输入信号，DIG2的输出节点是C2，C2经由INV6和TG6反馈连至B2节点；B1、B3作为DIG3的两个输入信号，DIG3的输出节点是C3，C3经由INV7和TG7反馈连至B3节点；C1、C2、C3作为TIG的三个输入，TIG的输出Q即为触发器的输出端。

5.如权利要求1所述的能够抵抗单粒子效应和双节点翻转的时域加固触发器，其特征是，三输入保护门TIG晶体管级结构为：使用三个PMOS管PM1、PM2、PM3串联，三个NMOS管NM1、NM2、NM3串联；PM1的源级接VDD，PM3的漏极接NM3的漏极，NM1的源级接GND，PM1和NM1的栅极作为一个输入A，PM2和NM2的栅极作为另一个输入B，PM3和NM3的栅极作为另一个输入C，PM3和NM3的漏极作为输出O，TIG在三个输入不相同的时输出为高阻态。在三个输入信号相同时，该单元的功能与反相器的功能一致。