CN203675066U

CN203675066U - 采用浮栅mos管的脉冲d型触发器

Info

Publication number: CN203675066U
Application number: CN201320835928.2U
Authority: CN
Inventors: 杭国强; 胡晓慧; 周选昌; 杨旸; 章丹艳; 尤肖虎
Original assignee: Zhejiang University City College ZUCC
Current assignee: Zhejiang University City College ZUCC
Priority date: 2013-12-17
Filing date: 2013-12-17
Publication date: 2014-06-25
Anticipated expiration: 2023-12-17

Abstract

本实用新型公开了一种采用浮栅MOS管的脉冲D型触发器，包括：对时钟信号进行反相延迟的反相器链，它由三个反相器级联构成；两个差动配置的下拉多输入浮栅MOS管，这两个多输入浮栅MOS管的开关状态受时钟信号、该时钟信号的延迟反相信号、数据输入信号及其反相信号的控制，使得数据信号及其反相信号能在时钟信号边沿后的一个很窄的脉冲宽度内被采样；一对交叉耦合的pMOS管，用于锁存差分输出信号；两个输出反相器，用于对两个互补输出端信号进行缓冲。本实用新型的有益效果是：在结构上更为简单，采用的管子数目较少，速度和功耗更优。并且由于减少了传统下拉MOS管级联网络中串接的管子数，使得本实用新型可工作于较低的电源电压。

Description

采用浮栅MOS管的脉冲D型触发器

技术领域

本实用新型涉及一种脉冲D型触发器，更具体说，它涉及一种采用浮栅MOS管的脉冲D型触发器。

背景技术

触发器是数字系统的基本时序模块，它对数字系统的速度、功耗、面积和可靠性等有着重要影响。在诸多的触发器结构中，采用差动结构的触发器具有能同时提供互补双轨输出、低功耗和结构简单等特点而受到重视。差动结构的边沿触发器可以采用主－从型设计方案，也可以采用脉冲式设计方案。前者有两级差分型锁存器组成，后者只有单个锁存器构成。脉冲触发器是通过在时钟上升（下降）沿附近产生一个短脉冲来驱动锁存器，实现对输入数据的采样，这意味着输入数据可以在时钟有效沿之后到达，即其建立时间是0甚至可以是负的。因此脉冲触发器的速度比常规的触发器快，并具有较低的功耗，可应用于高性能数字系统的设计。采用普通MOS管构成的差动级联开关设计的脉冲触发器已有多种设计方案被公开，而采用新型多输入浮栅MOS器件设计的触发器，目前已公开的只有主－从型结构。

多输入浮栅MOS管是近年来提出的一种具有功能性强、阈值控制灵活等特点的新型器件，迄今已在模拟、数字和神经网络等多个领域对它的应用开展了深入研究。这种器件的加工工艺与标准的双层多晶硅CMOS工艺完全兼容，它的基本结构、电容模型及其符号表示如图1所示。它具有多个输入栅极和一个浮栅极，其中浮栅由第一层多晶硅形成，多个输入控制栅则由第二层多晶硅形成。输入端与浮栅之间通过电容实现耦合。图中V_F表示浮栅上的电压，V₀为衬底电压，V₁、V₂、……、V_n为输入信号电压。C₀是浮栅与衬底之间的耦合电容，它主要由栅氧化层电容C_ox构成，C₁、C₂、……、C_n为各个输入栅与浮栅之间的耦合电容。浮栅上的净电荷Q_F由下式给出：

Q_{F} = Σ_{i = 0}^{n} C_{i} (V_{F} - V_{i}) = V_{F} Σ_{i = 0}^{n} C_{i} - Σ_{i = 0}^{n} C_{i} V_{i}; - - - (1)

对于n沟道浮栅MOS管，衬底接地，因此V₀=0。假设浮栅上的初始电荷为零，根据电荷守恒定律，由上式可得:

V_{F} = Σ_{i = 1}^{n} w_{i} V_{i}; - - - (2)

w_{i} = \frac{C_{i}}{C_{0} + Σ_{j = 1}^{n} C_{j}}; - - - (3)

设V_T为由浮栅端看进去的管子的阈值电压，则当V_F>V_T时管子导通。由式（2）和（3）可以看出，多输入浮栅MOS管能够对各栅极输入信号加权求和，用计算得到的求和结果去控制MOS管的“开”和“关”。注意到它在浮栅上进行的所有输入信号的加权求和运算是利用电容耦合效应以电压模式来进行的，这显示了它具有比电流模式求和技术更优秀的低功耗特性。

采用多输入浮栅MOS管设计的差动结构的D触发器如图2所示（见文献L.F.C.Sinencio,A.D.Sanchez,and J.R.Angulo,“Anovel serial multiplier using floating-gate transistors,”Proc.of ISCAS,vol.2,pp.861-864,May2004.）。在该触发器中，采用了多输入浮栅MOS管来替代传统差分结构触发器中的MOS管开关级联网络，这使得电路结构得到了非常明显的简化，并且由于减少了MOS管的串接数，使得该电路可以在较低的电源电压下继续工作。然而，该触发器采用的是主－从型设计方案，它有两个采用多输入浮栅MOS管的差动锁存器构成，因此速度和功耗等性能不如同类的脉冲触发器。

发明内容

本实用新型的目的是克服现有技术中的不足，提供一种速度、功耗等方面均优于主－从型浮栅MOS触发器的采用浮栅MOS管的脉冲D型触发器。

这种采用浮栅MOS管的脉冲D型触发器，包括对时钟信号进行反相延迟的反相器链、一对差动配置的下拉多输入浮栅MOS管、一对交叉耦合的pMOS管和两个输出反相器；

所述对时钟信号进行反相延迟的反相器链由反相器串接而成，包括：第一反相器X1、第二反相器X2和第三反相器X3；所述第一反相器X1的输入端接时钟信号clk，该第一反相器X1的输出端接所述第二反相器X2的输入端，该第二反相器X2的输出端接所述第三反相器X3的输入端，该第三反相器X3的输出端形成时钟信号的反相延迟信号节点clkp；

所述一对差动配置的下拉多输入浮栅MOS管，包括：第一n型多输入浮栅MOS管m1和第二n型多输入浮栅MOS管m2；所述第一n型多输入浮栅MOS管m1，该管的源极接地，该管的漏极接中间输出端，标记为第一中间输出节点

，该第一多输入浮栅MOS管m1的4个输入栅极分别接数据输入信号D、所述时钟信号clk、所述时钟反相延迟信号节点clkp和地；所述第二n型多输入浮栅MOS管m2，该管的源极接地，该管的漏极接另一中间输出端，标记为第二中间输出节点Q_m，该第二多输入浮栅MOS管m2的4个输入栅极分别接反相数据输入信号

所述时钟信号clk、所述时钟反相延迟信号节点clkp和地；

所述一对交叉耦合的pMOS管，包括p型MOS管m3和p型MOS管m4；所述p型MOS管m3，该管的源极接电源V_DD，该管的漏极接所述第一中间输出节点

，该管的栅极接所述第二中间输出节点Q_m；所述p型MOS管m4，该管的源极接电源V_DD，该管的漏极接所述第二中间输出节点Q_m，该管的栅极接所述第一中间输出节点

所述两个输出反相器，包括：第四输出反相器X4和第五输出反相器X5；所述第四输出反相器X4，该第四输出反相器X4的输入端接所述第一中间输出节点

，该第四输出反相器X4的输出端形成所述D触发器的第一输出信号Q；所述第五输出反相器X5，该第五输出反相器X5的输入端接所述第二中间输出节点Q_m，该第五输出反相器X5的输出端形成所述D触发器的第二输出信号

本实用新型的有益效果是：与传统的采用MOS管的差分型脉冲触发器比较，本实用新型提出的采用多输入浮栅MOS管的差分型脉冲触发器，在结构上更为简单，采用的管子数目较少，并且由于减少了传统下拉MOS管级联网络中串接的管子数，使得本实用新型可工作于较低的电源电压。与现有采用多输入浮栅MOS管的主－从型触发器比较，本实用新型提出的脉冲触发器采用的管子数更少，速度和功耗更优。

附图说明

图1为N型多输入浮栅MOS管结构图、电容模型和管子符号；

图2为采用多输入浮栅MOS管的差动式主－从型触发器；

图3为本实用新型所述的采用多输入浮栅MOS管的脉冲D型触发器；

图4为采用HSPICE软件对图3所示的脉冲D型触发器的模拟结果；

图5为采用本实用新型提出的脉冲D型触发器构成的二分频器；

图6.为采用HSPICE软件对图4所示二分频器的模拟结果。

具体实施方式

下面结合附图和实施例对本实用新型做进一步描述。虽然本实用新型将结合较佳实施例进行描述，但应知道，并不表示本实用新型限制在所述实施例中。相反，本实用新型将涵盖可包含在有附后权利要求书限定的本实用新型的范围内的替换物、改进型和等同物。

如图3所示，这种采用浮栅MOS管的脉冲D型触发器，包括对时钟信号进行反相延迟的反相器链、一对差动配置的下拉多输入浮栅MOS管、一对交叉耦合的pMOS管和两个输出反相器；

所述时钟信号clk、所述时钟反相延迟信号节点clkp和地；

电路的结构和工作原理为：该触发器包括对时钟信号进行反相延迟的反相器链（由X1，X2和X3串联组成）、一对差动配置的n型多输入浮栅MOS管m1和m2、一对交叉耦合的pMOS管m3和m4、两个对输出信号进行缓冲的反相器X4和X5。多输入浮栅MOS管m1由时钟信号clk、该时钟信号的反相延迟信号clkp和数据输入信号D控制。多输入浮栅MOS管m2由时钟信号clk、该时钟信号的反相延迟信号clkp和数据输入信号的反相信号

控制。浮栅MOS管m1和m2的其中两个栅极都分别接至clk和clkp信号是为了使该触发器只有在时钟信号上升沿后的一个很短的脉冲宽度内处于透明状态，实现对输入数据进行采样。

只有当clk＝1（高电平），clkp＝1（高电平），D或

也为高电平时，在浮栅上得到的加权求和后的电压值才会大于浮栅MOS管的阈值电压，使得相应的浮栅MOS管导通。假设反相器链中的每个反相器的延迟时间为t_pd,那么只有在时钟上升沿后3t_pd的脉冲宽度内，锁存器才处于透明状态。这时，若D＝1，浮栅MOS管m1导通，中间输出信号节点

下拉到地（即

），这使得pMOS管m4导通，pMOS管m3截止，中间输出信号节点Q_m上拉至V_DD（即Q_m＝1），

和Q_m再分别经过输出反相器X4和X5的缓冲，得到该触发器的输出信号Q＝1和

反之，此时若

浮栅MOS管m2导通，中间输出信号节点Q_m下拉到地（即Q_m＝0），这使得pMOS管m3导通，pMOS管m4截止，中间输出信号节点上拉至V_DD（即

），

和Q_m再分别经过输出反相器X4和X5的缓冲，得到该触发器的输出信号Q＝0和

当clk或clkp为低电平时，浮栅MOS管m1和m2均处于截止状态，输出差分信号通过交叉耦合的pMOS管得以保持。

采用TSMC 0.35μm双层多晶硅CMOS工艺参数，取电源电压V_DD＝1.5V，时钟频率为100MHz,浮栅MOS输入端耦合电容为100fF,每个输出节点负载电容为100fF，对图3所示触发器的HSPICE模拟结果如图4所示。模拟结果表明，该触发器是一个上升沿触发的边沿触发器。采用上述相同参数和输入数据信号，经HSPICE软件模拟，表1给出了本实用新型提出的脉冲触发器与图2所示的采用浮栅MOS管的主－从型触发器的比较结果（均不含时钟网络）,其中t_p(clk-Q)为时钟边沿到输出端的延迟。

表1.采用浮栅MOS管的D触发器的比较

可以看出本实用新型提出的采用浮栅MOS管的脉冲D型触发器与采用浮栅MOS管的主－从型触发器相比，本实用新型所提出的触发器具有管子数少，延迟小和功耗低的特点。为进一步验证本实用新型所提出的触发器的功能，图5给出了采用本实用新型提出的脉冲D型触发器构成的二分频器。采用上述相同工艺参数，取电源电压V_DD＝1.5V，时钟频率为100MHz,每个输出节点负载电容为100fF，对图5所示电路的HSPICE模拟结果如图6所示，这一模拟结果再次验证了所提出触发器设计方案的有效性。

Claims

1.一种采用浮栅MOS管的脉冲D型触发器，其特征在于：包括对时钟信号进行反相延迟的反相器链、一对差动配置的下拉多输入浮栅MOS管、一对交叉耦合的pMOS管和两个输出反相器；

所述对时钟信号进行反相延迟的反相器链由反相器串接而成，包括：第一反相器X1、第二反相器X2和第三反相器X3；所述第一反相器X1的输入端接时钟信号clk，该第一反相器X1的输出端接所述第二反相器X2的输入端，该第二反相器X2的输出端接所述第三反相器X3的输入端，该第三反相器X3的输出端形成时钟信号的反相延迟信号节点clkp；所述一对差动配置的下拉多输入浮栅MOS管，包括：第一n型多输入浮栅MOS管m1和第二n型多输入浮栅MOS管m2；所述第一n型多输入浮栅MOS管m1，该管的源极接地，该管的漏极接中间输出端，标记为第一中间输出节点

所述时钟信号clk、所述时钟反相延迟信号节点clkp和地；

，该第四输出反相器X4的输出端形成所述D型触发器的第一输出信号Q；所述第五输出反相器X5，该第五输出反相器X5的输入端接所述第二中间输出节点Q_m，该第五输出反相器X5的输出端形成所述D型触发器的第二输出信号